基于ZYNQ7000的低功耗軟件無線電平臺設(shè)計

尹志偉 程亮亮

摘 要：文章針對專用無線通信系統(tǒng)中低功耗的應(yīng)用需求，給出一種新的軟件無線電處理平臺的硬件設(shè)計方案。該平臺滿足軟件無線電的設(shè)計要求，采用Ⅺlinx公司的ZYNQ7000架構(gòu)處理器，通過外設(shè)器件型號優(yōu)選，實(shí)現(xiàn)具有高性能、功耗較低的軟件定義無線電硬件平臺，且已在工程項目中成功應(yīng)用。

關(guān)鍵詞：無線通信；軟件無線電平臺；低功耗：ZYNQ7000

傳統(tǒng)的軟件無線電處理平臺一般采用GPP+DSP+FPGA的通用架構(gòu)，3種異構(gòu)處理器分別實(shí)現(xiàn)不同的功能，如圖1所示。

其中ARM負(fù)責(zé)主控功能，實(shí)現(xiàn)平臺的中心控制、有線接口協(xié)議、無線通信協(xié)議等；DSP為波形物理層的核心，實(shí)現(xiàn)波形接入控制、基帶信號的編解碼、交織解交織、調(diào)制解調(diào)等；FPGA主要負(fù)責(zé)信號的上下變頻、窄帶譯碼等功能[1]。

傳統(tǒng)的多芯片架構(gòu)存在問題：單板功耗高，布板面積大。而目前無論是軍事應(yīng)用還是民用專業(yè)電臺應(yīng)用，均對小型化、低功耗的需求日趨強(qiáng)烈，與此同時，隨著應(yīng)用軟件對硬件平臺的處理性能的不斷提高，高性能與小體積、低功耗已經(jīng)成為處理平臺的基本要求，而傳統(tǒng)的數(shù)字硬件平臺設(shè)計方式越來越難以滿足這一需求[2]。

本文給出了一種基于ZYNQ7000架構(gòu)SoC的軟件無線電處理平臺設(shè)計方案，并分析和論證了低功耗設(shè)計的思路。

1 硬件架構(gòu)設(shè)計

SoC目前是處理器發(fā)展的趨勢，ZYNQ7000是Xilinx公司發(fā)布的雙ARM內(nèi)核+FPGA架構(gòu)的SoC。該系列芯片采用28 nm工藝，具有高性能、低功耗等優(yōu)點(diǎn)，而且該系列芯片具有不同處理性能型號，可滿足不同類型的產(chǎn)品需求。其中，部分型號具有可兼容封裝，可以在不更改電路設(shè)計的情況下實(shí)現(xiàn)產(chǎn)品硬件的升級。

我們選用ZYNQ7000作為新一代數(shù)字平臺的核心處理器?；赯YNQ7000的平臺基本架構(gòu)如圖2所示。

圖2基于ZYNQ7000的數(shù)字平臺架構(gòu)

ZYNQ7000的ARM核負(fù)責(zé)主控、接入等功能，F(xiàn)PGA負(fù)責(zé)物理層，ARM與FPGA之間的圖中配合ZYNQ7000的是高集成度的收發(fā)芯片，該類芯片具有ADC，DAC，混頻、濾波、增益控制等功能，便于降低平臺的功耗和布板尺寸。

結(jié)合新一代VHF/UHF的基本需求，我們設(shè)計了相應(yīng)的功能原理框圖，如圖3所示。

2 器件選型

器件選型在是小型化、低功耗設(shè)計的關(guān)鍵環(huán)節(jié)，選型原則是：在滿足產(chǎn)品需求的情況下盡可能選用低容量、低頻率、低電壓、低功耗的器件。

2.1 ZYNQ7000選型

ZYNQ7000系列芯片有多種型號，每種型號對應(yīng)不同的性能，不同型號的ZYNQ7000芯片的ARM核差別不大，主要區(qū)別在于最高主頻的不同。在低功耗設(shè)計中應(yīng)盡可能選用速的型號，這樣對應(yīng)的功耗相對較低。

LS部分資源的選擇基于軟件的需求，在滿足軟件需求的前提下，選用資源最少的型號，這樣芯片的靜態(tài)功耗相對較低。為了方便硬件升級改造，盡量采用可兼容不同型號的封裝。

除此之外，廠家針對某些型號提供了經(jīng)過低功耗篩選的型號，例如對應(yīng)XC72030-2的低功耗型號為XC72030-2L，該低功耗型號的芯片與原型號相比可降低15%功耗。

2.2 DDR選型

DDR的類型很多，從DDR1到DDR4，每一代都會有不同的工作電壓方式，不同形態(tài)對應(yīng)的功耗不同，而ZYNQ7000支持LPDDR-2 （1.2 V）、DDR2 （1.8 V）、DDR3 （1.5 V）、DDR3L （1.35 V）4種類型。其中LPDDR-2工作電壓最低，功耗也最低，與DDR3相比至少可降低0.4 W的功耗。選型原則：盡量選用低容量、低電壓、低數(shù)據(jù)率的型號。

2.3 ADC和DAC

ADC和DAC的選型對數(shù)字平臺的功耗影響很大，因?yàn)樵摬糠值碾娐吩O(shè)計會影響到時鐘芯片的選型和功耗，所以需要重點(diǎn)考慮。

傳統(tǒng)的數(shù)字平臺架構(gòu)中，中頻收發(fā)鏈路通常采用分離的ADC和DAC。DAC-般選用帶混頻的芯片，對于140 MHz的中頻而言，DAC芯片功耗一般不低于0.3 W，ADC功耗也在0.2 W左右。除此之外，電路中需要提供相應(yīng)的時鐘電路，為了保證采樣信號質(zhì)量和采樣頻率，需采用低抖動的具有倍頻功能的時鐘芯片，這類時鐘芯片的功耗一般都在0.5 W以上。這種方案ADC和DAC相關(guān)的功耗至少需要1W。

為了降低單板功耗，可選用高集成都的中頻收發(fā)芯片，該類芯片自帶鎖相環(huán)，ADC，DAC，混頻等功能，對于140 MHz的中頻信號而言，其功耗不高于0.5 W。

2.4 Flash

ZYNQ支持的FLASH類型有：并行NorFlash，NandFlash，QSPI- Fla sh，其中QsPI- Fla sh連接管腳數(shù)最少，對于處理器而言，IO管腳帶來的功耗也最少，因此優(yōu)選QSPI-Flash。

目前主流的QSPI-Flash有+3.3 V供電和+1.8 V供電兩種類型，為了進(jìn)一步降低功耗，應(yīng)選用+1.8 v供電的型號。

2.5緩沖器

緩沖器有很多功能，如電平轉(zhuǎn)換、增加驅(qū)動能力、數(shù)據(jù)傳輸?shù)姆较蚩刂频?，?dāng)僅僅基于驅(qū)動能力的考慮增加緩沖器時，必須慎重考慮，因驅(qū)動電流過大會導(dǎo)致更多的能量被浪費(fèi)掉。所以應(yīng)仔細(xì)檢查芯片的最大輸出電流是否足夠驅(qū)動下級芯片，當(dāng)可以通過選取合適的前后級芯片時應(yīng)盡量避免使用緩沖器。

2.6上下拉電阻

從節(jié)約功耗及芯片的倒灌電流能力上考慮，上拉電阻應(yīng)足夠大，以減小電流；從確保足夠的驅(qū)動電流考慮，上拉電阻應(yīng)足夠小，以增大電流；在高速電路中，過大的上拉電阻會使信號邊沿變得平緩，信號完整性會變差。

因此，在考慮能夠正常驅(qū)動后級的情況下，盡可能選取更大的阻值，以節(jié)省系統(tǒng)的功耗。對于下拉電阻，情況類似。

2.7接口芯片

對于設(shè)備中的各種外設(shè)，如網(wǎng)口、USB口、RS2332串口等，要進(jìn)行各種型號的功耗對比。盡可能選用廠家最新的型號，新型號一般會采用較新的工藝，相應(yīng)的功耗也會較低。

3 供電設(shè)計

3.1供電方式

傳統(tǒng)的背負(fù)式電臺一般采用集中供電的方式，電臺中的各功能模塊統(tǒng)一由直流電源模塊供電，這種方式適用于車載設(shè)備等對體積功耗不敏感的應(yīng)用場景。對于背負(fù)、手持等電池供電的設(shè)備而言，集中供電效率較低，且電流在傳輸線上的壓降也會比較大，功率損耗高。

為了提高電源電路的轉(zhuǎn)換效率，在小型化、低功耗設(shè)備中應(yīng)采用分布式電源供電。分布式供電具有以下優(yōu)點(diǎn)：可靠性高，轉(zhuǎn)換效率高，電壓穩(wěn)定性好，電磁兼容和安全性可以方便實(shí)現(xiàn)，并可易于設(shè)計分時啟動、電源功耗控制。

除此之外還應(yīng)該注意，盡量都選用以此轉(zhuǎn)換，避免多次轉(zhuǎn)換，提高電源效率。并且在設(shè)計時，同一個電源電壓盡可能共用一個芯片，減少電源芯片的使用量。

3.2電源電路設(shè)計

由于采用雙ARM+FPGA架構(gòu)，且有多種外設(shè)，數(shù)字平臺需要多種電源電壓。僅以ZYNQ7000來說，就需要0.95 V、1.8 V和3.3 V電壓，因此需要很多電壓變化單元。通常，有以下幾種電壓變換方式：線性調(diào)節(jié)器；DC-DC；低漏失調(diào)節(jié)器（Low Dropout Regulator， LDO）。其中LDO本質(zhì)上是一種線性穩(wěn)壓器，主要用于壓差較小的場合，所以將其合并為線性穩(wěn)壓器。

線性穩(wěn)壓器的特點(diǎn)是電路結(jié)構(gòu)簡單，所需元件數(shù)量少，輸入和輸出壓差可以很大，但其致命弱點(diǎn)是效率低、功耗高，其效率完全取決于輸出電壓大小。

而DC-DC電路的特點(diǎn)是效率高、升降壓靈活，缺點(diǎn)是電路相對復(fù)雜，紋波噪聲干擾較大，體積也相對較大，價格也比線性穩(wěn)壓高，對于升壓，只能使用DC-DC。

因此，關(guān)于電源選型，需主要以下幾點(diǎn)：（1）對于電源紋波噪聲要求不嚴(yán)的情況，盡量用輕載高效型的DC-DC，提高DC-DC在輕載和重載時的效率，降低損耗。（2）用DC-DC可以提高效率，但是干擾相對大一些。要考慮DC-DC對外界的干擾，如開關(guān)信號走內(nèi)層降低干擾等。（3） DC-DC設(shè)計時，電感選型要注意，要選擇DCR較小并且磁損耗較少的電感，提高電源效率。（4）電池供電產(chǎn)品，通常要做防反接，也有可能做防高壓設(shè)計，如果用二極管，盡量用壓差較小的肖特基二極管。（5）如單板內(nèi)用到MOS管，盡量用Rdson小的MOS管，降低MOS管損耗。

4 動態(tài)電源管理

動態(tài)電源管理是指在系統(tǒng)運(yùn)行期間通過對系統(tǒng)的時鐘或電壓的動態(tài)控制來達(dá)到節(jié)省功率的目的，這種動態(tài)控制與系統(tǒng)的運(yùn)行狀態(tài)密切相關(guān)，該工作往往通過軟件來實(shí)現(xiàn)。主要可從以下幾個方面進(jìn)行考慮：（1）設(shè)計設(shè)備的待機(jī)狀態(tài)模式，該模式需要保證在可以快速啟動設(shè)備的前提下，盡可能關(guān)掉各功能電路的電源，使功耗降到最低。（2）根據(jù)軟件對硬件資源的使用情況，實(shí)時調(diào)節(jié)主芯片工作頻率、邏輯資源的占用、功能電路的狀態(tài)等，使工作模式下功耗盡可能最低。（3） DDR在待機(jī)狀態(tài)下，盡可能處于自刷新狀態(tài)，或是關(guān)掉DDR芯片電源，此時無法熱啟動。（4）關(guān)閉空閑的外設(shè)控制器和外設(shè)。做驅(qū)動設(shè)計時，要關(guān)掉主芯片沒有用到的所有模塊，降低功耗。如沒有用USB，那就關(guān)掉USB模塊。（5）前面板的顯示頻在不用時，盡量關(guān)掉。

5 結(jié)語

隨著芯片技術(shù)的發(fā)展，在手持式、背負(fù)式專軍用通信電臺中，低功耗設(shè)計會成為一個越來越迫切的問題。隨著一些新技術(shù)的出現(xiàn)并應(yīng)用于相關(guān)的設(shè)計中，例如先進(jìn)的電源管理芯片、先進(jìn)的處理器，給設(shè)計者提供了更大的靈活性，可以大大降低數(shù)字平臺的功耗。

[參考文獻(xiàn)]

[1]張劍鋒基于認(rèn)知無線電的電臺架構(gòu)研究[J].軟件，2011（5）：56-58

[2]李濤龜臺自動測試與分析系統(tǒng)的設(shè)計與實(shí)現(xiàn)[D].濟(jì)南：山東大學(xué)，2012.