高分辨率級(jí)聯(lián)電容陣列SARADC可行性分析

中星微人工智能芯片技術(shù)有限公司 楊建明 夏昌盛 張韻東

逐次逼近型ADC（SARADC）以其低功耗、高精度在無(wú)線通訊、醫(yī)療器件、通用信號(hào)測(cè)量領(lǐng)域獲得廣泛應(yīng)用。電容陣列SARADC結(jié)構(gòu)簡(jiǎn)單，模擬主動(dòng)器件極少，其內(nèi)嵌DAC可復(fù)用為采樣保持電路[1]-[4]，面積小功耗低。用于構(gòu)成電容陣列的半導(dǎo)體電容元件精度有限[5]，實(shí)際電容陣列SARADC可獲得的精度要低于理論精度。本文旨在分析電容匹配誤差對(duì)電容陣列SARADC精度的影響，推導(dǎo)出補(bǔ)償電容匹配誤差的方法，從而獲得高精度SARADC。

1 二進(jìn)制權(quán)值電容陣列

SARADC精度會(huì)受內(nèi)嵌DAC、比較器、基準(zhǔn)電壓影響。其中DAC的精度是制約SARADC精度的主要因素。本文忽略電路其他因素，只分析SARADC內(nèi)嵌的電容陣列DAC精度。

1.1 二進(jìn)制權(quán)值電容陣列模型

二進(jìn)制權(quán)值電容陣列如圖1所示[6]-[8]。

圖1 二進(jìn)制權(quán)值電容陣列Fig.1 Binary-weighted Capacitor Array

在Φ1期間，陣列所有電容的兩端都接地；Φ2期間，對(duì)應(yīng)位為1的電容與VREF相連，而對(duì)應(yīng)位為0的仍然接地。Φ2期間電容陣列輸出有效。

Φ2期間不存在電容陣列充放電路徑，從Φ1到Φ2期間電荷守恒。與VREF相連的電容Ceq上的電荷與總電容Ctot中的電荷相等。

1.2 INL/DNL

由于半導(dǎo)體電容元件存在匹配誤差，上式系數(shù)會(huì)偏離理想值2-i。

在最壞情況假設(shè)下推導(dǎo)二進(jìn)制權(quán)值電容陣列的積分非線性和微分非線性。對(duì)于一個(gè)N位二進(jìn)制權(quán)值電容陣列，當(dāng)?shù)趇個(gè)電容只與VREF相連時(shí)，理想輸出為：

假設(shè)電容的容差為，第i個(gè)電容在實(shí)際的最壞情況下輸出為：

則第i位的INL為：

二進(jìn)制權(quán)值電容陣列的最壞DNL出現(xiàn)在MSB變化時(shí)。最壞DNL可表示為：

比值分布范圍較大的半導(dǎo)體制程電容容差約為。當(dāng)二進(jìn)制權(quán)值電容陣列為6位時(shí)候，DNL約為0.1LSB。

2 容差與匹配

2.1 容差需求

對(duì)于一個(gè)N位數(shù)據(jù)轉(zhuǎn)化器，所有位的容差都要小于。第i位的權(quán)重因子可以表示為：

第i位的精度，也就是由權(quán)重因子歸一化的容差，即為：

2.2 半導(dǎo)體電容匹配特性

圖3為TSMC 28nm制程FMOM電容匹配測(cè)量數(shù)據(jù)。

圖2 交叉耦合電容匹配誤差Fig.2 MX-coupled capacitor mismatch

從圖2可知，電容元件的匹配精度隨著最大元件與最小元件的比值的增大而降低。考慮到電路功耗面積，最大電容取值存在上限。電容陣列權(quán)重因子范圍越大，電容間匹配差；相反電容陣列權(quán)重因子范圍越小，電容間匹配好。

高精度SARADC設(shè)計(jì)思路可以通過(guò)減小電容取值分布范圍入手。

3 分割電容陣列

分割電容陣列[12]-[15]通常被用于減小電容陣列取值范圍，提升SARADC精度，降低動(dòng)態(tài)切換功耗與面積。分割電容陣列級(jí)數(shù)選取，以及分割電容本身精度要求卻很少有文章推導(dǎo)計(jì)算。本文側(cè)重于理論上澄清這些問(wèn)題。

3.1 分割電容陣列模型

圖3 分割電容陣列Fig.3 Split Capacitor Array

基于圖2電容匹配數(shù)據(jù)，16：1電容比值范圍內(nèi)電容匹配誤差小于0.1%。采用分割電容陣列（5位MSB，5位LSB）可以獲得10bit精度，如圖3所示。

分割電容Cs和LSB陣列的串聯(lián)必須等于MSB陣列的最小權(quán)值電容。因此可得：

MSB陣列的戴維南等效電壓V1和LSB陣列加上終端電容的等效電壓V2如下：

分割電容陣列二端口網(wǎng)絡(luò)等效電路如圖4所示：

圖4 分割電容陣列等效電路Fig.4 Split Capacitor Array Equivalent Circuit

根據(jù)此圖，理想輸出電壓為：

3.2 分割電容精度

分割電容與電容陣列單位電容不構(gòu)成整數(shù)比例，實(shí)際取值會(huì)有取舍。簡(jiǎn)化計(jì)算，假設(shè)MSB/LSB電容陣列為理想電容，只考慮分割電容取值誤差帶來(lái)的影響。根據(jù)圖4，并用泰勒級(jí)數(shù)展開(kāi)只保留1次項(xiàng)，輸出電壓為：

分割電容容差會(huì)產(chǎn)生很小的增益誤差與LSB陣列權(quán)值誤差。當(dāng)LSB位從全零跳變到全1時(shí)誤差最大，此時(shí)對(duì)應(yīng)最壞情況DNL：

推導(dǎo)出只要滿足，最終電容陣列轉(zhuǎn)換精度即可以滿足DNL<1/2 LSB。

3.3 級(jí)聯(lián)分割電容陣列

圖3所示分割電容陣列可獲得10位精度。如果需要更高精度，需要進(jìn)一步減小電容陣列取值范圍，提升電容匹配精度?？梢栽谠指铍娙蓐嚵谢A(chǔ)上級(jí)聯(lián)分割電容陣列，如圖5所示：

圖5 級(jí)聯(lián)分割電容陣列Fig.5 Cascaded Split Capacitor Array

分割電容Cs和LSB陣列的串聯(lián)必須等于高位電容陣列的最小權(quán)值電容。因此可得：

高位陣列的二端口戴維南等效電壓V1，2和LSB陣列加上終端電容的等效電壓V3如下：

級(jí)聯(lián)分割電容陣列兩端口網(wǎng)絡(luò)等效電路如圖6所示：

圖6 分割電容陣列等效電路Fig.6 Split Capacitor Array Equivalent Circuit

圖6 左側(cè)等效電路對(duì)應(yīng)于LSB陣列輸入信號(hào)全零；右側(cè)等效電路對(duì)應(yīng)于中間級(jí)陣列輸入信號(hào)全零。根據(jù)疊加原理，輸出信號(hào)為：

即為12位電容陣列輸出電壓表達(dá)式。

4 驗(yàn)證

本文觀點(diǎn)通過(guò)Matlab驗(yàn)證了數(shù)學(xué)模型的可行性，同時(shí)基于TSMC28nm制程，通過(guò)Spice仿真工具驗(yàn)證12bit SARADC電路，結(jié)果與數(shù)學(xué)模型吻合。

5 結(jié)論

本文分析了SARADC核心部件電容陣列DAC等效模型及電容容差對(duì)電容陣列精度的影響。提出提升SARADC精度的方法。同時(shí)，推導(dǎo)出分割電容自身取值精度要求。本文認(rèn)為，結(jié)合半導(dǎo)體制程電容匹配特性，減小電容陣列電容比值分布范圍，提升電容間匹配精度，結(jié)合級(jí)聯(lián)分割電容陣列架構(gòu)，設(shè)計(jì)上可以獲得高精度SARADC。

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