一種基于改進(jìn)的tri-level電容陣列結(jié)構(gòu)的SAR ADC

北方工業(yè)大學(xué)電子信息工程學(xué)院 戴 瀾 王立煌

模數(shù)轉(zhuǎn)換器就是把模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的一種器件。在所有的模數(shù)轉(zhuǎn)換器當(dāng)中，逐次逼近寄存器型模數(shù)轉(zhuǎn)換器（SAR ADC）以其低功耗，面積小，中等速度，中高精度的優(yōu)點(diǎn)而廣泛應(yīng)用于便攜式，可穿戴式，植入式電子設(shè)備當(dāng)中。進(jìn)一步降低SAR ADC的功耗可以延長(zhǎng)電子設(shè)備當(dāng)中電池的壽命，增加其使用的周期。SAR ADC主要包括DAC電容陣列，比較器和數(shù)字控制邏輯部分。在傳統(tǒng)的SAR ADC當(dāng)中，DAC電容陣列在工作過程當(dāng)中的電荷重分配是SAR ADC主要的功耗來源。因此，降低SAR ADC的功耗便從降低DAC電容陣列功耗下手。過去已經(jīng)有很多研究人員提出了許多DAC電容陣列的改進(jìn)方案，以降低其能耗。文獻(xiàn)[1]、[2]、[3]、[4]、[5]分別提出了降低DAC電容陣列轉(zhuǎn)換算法的方案，相對(duì)于傳統(tǒng)的電容陣列分別降低了92.2%、96.9%、98.4%、98.8%、99.2%的能耗。其中的許多方案看似降低了轉(zhuǎn)換能耗，卻在復(fù)位階段不可避免地引入復(fù)位能量。本文基于tri-level的DAC電容陣列轉(zhuǎn)換算法設(shè)計(jì)了一種10bit、1MS/s的SAR ADC。tri-level結(jié)構(gòu)的DAC電容陣列可以降低整體的轉(zhuǎn)換能量，而且在每個(gè)周期結(jié)束后的復(fù)位階段沒有消耗電源。但是文獻(xiàn)[3]中的tri-level結(jié)構(gòu)依然消耗很大的轉(zhuǎn)換能量，本文通過改進(jìn)這種方案，使其能效進(jìn)一步提高。圍繞著電容陣列為核心設(shè)計(jì)了比較器以及相關(guān)的電數(shù)字控制電路（見圖1）。

本文的剩下的部分有以下幾個(gè)方面構(gòu)成，第1部分介紹整體的電路結(jié)構(gòu)以及核心的電容陣列方案；第2部分描述比較器的工作原理；第3部分描述數(shù)字控制電路的結(jié)構(gòu)；第4部分給出整體電路的仿真結(jié)果；文章的總結(jié)與展望將在第5部分說明。

1 整體電路和DAC電容陣列方案

本文提出的SAR ADC整體電路結(jié)構(gòu)如圖1所示。如上文所述，電路主要包括DAC電容陣列、比較器、數(shù)字控制邏輯電路。輸入信號(hào)通過柵壓自舉采樣開關(guān)Spc和Snc被采樣到電容陣列的上極板(電容陣列當(dāng)中接入到比較器輸入端的極板)。上極板電平可以直接輸入比較器當(dāng)中，比較器比較兩端電平的大小得出數(shù)字碼。這些數(shù)字碼存入移位寄存器當(dāng)中，同時(shí)又作為控制信號(hào)，通過數(shù)字邏輯電路控制電容陣列的下極板轉(zhuǎn)換到GND、Vcm、Vref三種電平，其中Vref是參考電平，Vcm=Vref/2，導(dǎo)致上極板電壓發(fā)生相應(yīng)的變化，變化之后的上極板電平又再次輸入到比較器當(dāng)中，如此循環(huán)直到第10位的數(shù)字碼得出。對(duì)于10bit的SAR ADC需要13個(gè)時(shí)鐘周期完成轉(zhuǎn)換。其中有1個(gè)是復(fù)位周期，1個(gè)是采樣周期，另外10個(gè)是轉(zhuǎn)換周期。整體的過程也主要分為復(fù)位階段、采樣階段和正式的轉(zhuǎn)換階段。

圖1 所提出的10bit SAR ADC整體電路框架示意圖

復(fù)位階段結(jié)束后上下兩端電容陣列的下極板都被初始化為GND，也就是這些下極板被連接到地。接著采樣開關(guān)閉合，差分輸入信號(hào)被采樣到電容陣列的上極板。正式轉(zhuǎn)換過程開始時(shí)采樣開關(guān)斷開，輸入的差分信號(hào)Vip和Vin直接比較得出最高位的數(shù)字碼D[1]。由于D[1]在沒有發(fā)生任何電平轉(zhuǎn)換時(shí)得出，電容陣列不發(fā)生電荷轉(zhuǎn)移，因而最高位的轉(zhuǎn)換不消耗電源的能量。當(dāng)D[1]=1時(shí)，N端的電容陣列所有下極板電平轉(zhuǎn)換到Vcm，由于電容陣列的上極板的兩頭分別接到比較器的輸入端和斷開的采樣開關(guān)中，沒有電荷流通的通路，所以上極板的電荷保持不變，因而上下極板的電壓差保持不變，N端的上極板電平被抬高了Vref/2，接著用Vip和Vin+Vref/2比較得出D[2]的值。如果是D[1]=0，則P端的電容陣列所有下極板電平轉(zhuǎn)換到Vcm，方式與N端的相同。從第3步之后的轉(zhuǎn)換過程，文獻(xiàn)[3]中的tri-level方案中，電容陣列下極板已轉(zhuǎn)換到Vcm的電容陣列的值為2N-iC(C為單位電容值)的電容的下極板從Vcm轉(zhuǎn)換到Vref或者GND,導(dǎo)致上極板電平發(fā)生Vref/2i-1變化，而另一端端的電容陣列一直保持不變，比較器比較這兩個(gè)電平的大小便可得出第i位的數(shù)字碼。在本文的N bit DAC電容陣列方案中，假設(shè)D[1]=1，且D[i]=1時(shí)，N端的電容陣列的大小為2N-iC的電容下極板從Vcm轉(zhuǎn)換到Vref，導(dǎo)致N端上極板電平上升Vref/2i-1；若D[i]=0，P端的電容陣列的大小為2N-iC的電容下極板從GND轉(zhuǎn)換到Vcm，同樣導(dǎo)致P端上極板電平上升Vref/2i-1。D[1]=0的情況與上述D[i]=1的情況相對(duì)稱。作為例子，這種改進(jìn)的DAC電容陣列方案應(yīng)用于4bit的DAC電容陣列如圖2所示。

采用matlab對(duì)這種方案的功耗行為建模，對(duì)比其與文獻(xiàn)[3]中的tri-level方案，橫坐標(biāo)代表輸出的數(shù)字碼（0到1023），縱坐標(biāo)代表轉(zhuǎn)換的能量，單位是?？梢詮膍atlab的模擬仿真圖中看到，改進(jìn)之后的電容陣列轉(zhuǎn)換能量明顯小于文獻(xiàn)[3]中的結(jié)果（見圖3）。

圖2 改進(jìn)的4bit tri-level電容陣列方案

圖3 被提出的改進(jìn)方案與文獻(xiàn)[3]中的tri-level方案能耗對(duì)比

對(duì)于N bit的DAC電容陣列文獻(xiàn)[3]中的tri-level電容陣列的轉(zhuǎn)換能量為：

而本文當(dāng)中改進(jìn)的N bit的DAC電容陣列方案的轉(zhuǎn)換能量為：

可以從以上的(1)(2)兩式中推出對(duì)于10bit的SAR ADC兩種方案的轉(zhuǎn)換能量分別為42.42和31.8，這與matlab建模的結(jié)果相一致。表1列舉了幾種主要的10bit SAR ADC的電容陣列的功耗以及單位電容數(shù)量。

2 比較器

比較器是SAR ADC中另外一個(gè)重要的模塊，它的精度、速度影響了整個(gè)SAR ADC的位數(shù)以及采樣速率。因此，一個(gè)比較精度高，同時(shí)速度快的比較便很重要。本文中比較器應(yīng)用于的低功耗SAR ADC，所以采用的是動(dòng)態(tài)比較器以降低功耗。

本文采用帶前置動(dòng)態(tài)預(yù)放大器的兩級(jí)的比較器，如圖4所示，第一級(jí)為預(yù)放大器，第二級(jí)是具有鎖存功能的latch比較器。這種兩級(jí)的動(dòng)態(tài)比較器可以同時(shí)滿足低功耗低失調(diào)的功能。第二級(jí)的鎖存比較器也可以單獨(dú)完成比較的功能，但是由于采用了正反饋鎖存的結(jié)構(gòu)，它們的輸入差分對(duì)管子的閾值電壓失調(diào)會(huì)在引起較大的比較誤差。所以采用了前置預(yù)放大器把輸入信號(hào)預(yù)先放大再送入鎖存比較器當(dāng)中，而預(yù)放大器的失調(diào)電壓較小，這便可以減小電路的失調(diào)。動(dòng)態(tài)比較器只在時(shí)鐘信號(hào)的邊沿到來時(shí)才會(huì)工作，之前和之后都是只有泄露電流從電源流到地，所以沒有靜態(tài)功耗，因而大大降低了功耗。

表1 幾種10bit的DAC 電容陣列方案的對(duì)比

圖4 本文所采用的兩級(jí)動(dòng)態(tài)比較器

比較器的工作過程分為兩個(gè)過程：復(fù)位階段和采樣階段。復(fù)位階段時(shí)，時(shí)鐘信號(hào)CLK處于低電平，時(shí)鐘信號(hào)CLKN是CLK經(jīng)過反相器產(chǎn)生，因而在復(fù)位階段除于高電平。此時(shí)M3和M4導(dǎo)通，M5截止，鎖存器的兩個(gè)輸入端Dp和Dn被預(yù)充電至高電平VDD，M6截止，M13和M14導(dǎo)通，兩個(gè)輸出端被放電到地。當(dāng)時(shí)鐘信號(hào)的上升沿到來時(shí)M3、M4截止，M5導(dǎo)通，鎖存器的兩個(gè)輸入節(jié)點(diǎn)Dn和Dp的電平開始下降，假設(shè)Vip＞Vin，此時(shí)Dn節(jié)點(diǎn)電平下降的速度快于Dp節(jié)點(diǎn)。同時(shí)CLKN是高電平，M13、M14截止，M6導(dǎo)通，鎖存比較器開始工作，電源通過M7、M8通路對(duì)輸出節(jié)點(diǎn)Outp和Outn充電。由于Dn節(jié)點(diǎn)電平下降快，M7通路的電流將大于M8通路，所以節(jié)點(diǎn)Outp的上升速度快于階段Outn，當(dāng)Outp的電平上升到M12的閾值電壓時(shí)，M12導(dǎo)通，降低了Outn的上升速度，這又反過來加快了Outp的上升速度，如此的正反饋循環(huán)最終導(dǎo)致Outp被拉至高電平，此時(shí)M10截止M12導(dǎo)通，Outn下降到了低電平。前置預(yù)放大器在開始工作前M5截止，Dn和Dp除于高電平，開始工作后M3、M4又截止了，所以電源到地的通路。不存在鎖存比較器完成比較過程的時(shí)間較短，而且完成比較后Outp和Outn分別被拉到高低電平，同樣不存在電源到地的通路。因此，這種比較器沒有靜態(tài)功耗。

3 數(shù)字控制邏輯電路

本文所設(shè)計(jì)的數(shù)字控制邏輯電路如圖5所示。

圖5 本文設(shè)計(jì)的移位寄存器與數(shù)字控制邏輯

如圖5中所示，上面一列的D觸發(fā)器由于控制時(shí)序信號(hào)，下面一列D觸發(fā)器用于寄存轉(zhuǎn)換出來的數(shù)字碼，并且把這些數(shù)字碼反饋回去控制電容陣列的下極板開關(guān)。

上面的D觸發(fā)器的D與Q依次相連，下面的D觸發(fā)器的D輸入端全部連接到比較器的正輸出端。在開始復(fù)位時(shí)，所有D觸發(fā)器的Q端都被置零，復(fù)位信號(hào)結(jié)束且正常轉(zhuǎn)換開始后，上面D觸發(fā)器DFF1開始接收高電平信號(hào)，每隔一個(gè)周期，高電平便會(huì)向右移一位，對(duì)應(yīng)的每個(gè)周期上面都有一個(gè)D觸發(fā)器的反相輸出端產(chǎn)生一個(gè)下降沿。例如，第1個(gè)轉(zhuǎn)換周期時(shí)，只有DFF1的反相輸出端產(chǎn)下降沿，這個(gè)下降沿信號(hào)作為下面的D觸發(fā)器陣列DFF12的觸發(fā)信號(hào)，比較器正輸出端的信號(hào)只輸入DFF12當(dāng)中，而其他的D觸發(fā)器因沒有觸發(fā)信號(hào)而保持原本的狀態(tài).到了第二個(gè)周期時(shí)，高電平信號(hào)被傳輸?shù)紻FF2中，于是DFF2的反相輸出端產(chǎn)生下降沿，而上面的其他D觸發(fā)器不發(fā)生狀態(tài)的改變。這個(gè)下降沿同時(shí)觸發(fā)了DFF13，比較器的正輸出端的結(jié)果因而能夠只存入DFF13當(dāng)中。

4 電路整體仿真結(jié)果

本文所設(shè)計(jì)的10bit低功耗SAR ADC采用SMIC 40nM的工藝，電源電壓為1.1V，采樣率為1MS/s，整體電路在Cadence中仿真，輸入信號(hào)采用兩個(gè)相位相反，中間電平是0.5V，而且幅度也是0.5V的正弦模擬信號(hào)，信號(hào)的頻率是16.7KHz。圖5顯示了ADC轉(zhuǎn)換的數(shù)字碼的頻域圖。從頻域圖中可以看出，輸出信號(hào)的信噪失真比(SNDR)是60.8dB，無雜散動(dòng)態(tài)范圍(SFDR)是75.7dB，有效位數(shù)(ENOB)是9.8位。測(cè)得電路的平均電流為2.2μA，所以其整體功耗為2.43μW，F(xiàn)OM值表示ADC的效率值，它可以有以下公式得出：

其中Ptotal代表電路整體的功耗，fs代表采樣率。由(3)可得本文所設(shè)計(jì)的電路在1MS/s的采樣率下的FOM值為2.72fJ/conversion-step。

圖6 輸出數(shù)字碼的各種頻率成分的相對(duì)幅度

5 總結(jié)

本文基于對(duì)文獻(xiàn)[2]中所提出的tri-level電容陣列的改進(jìn)的基礎(chǔ)上設(shè)計(jì)了一款10bit 1MS/s的低功耗SAR ADC。改進(jìn)的tri-level電容陣列的轉(zhuǎn)換能耗進(jìn)一步地降低，文獻(xiàn)[2]中的tri-level電容陣列應(yīng)用于10bitSAR ADC時(shí)消耗的平均能量是42.42，但是本文所改進(jìn)的方案僅僅消耗31.8的能量，能量利用率提高了25%。而且這種方案同樣不消耗復(fù)位能量。

本文采用了無靜態(tài)功耗的動(dòng)態(tài)比較器，數(shù)字控制邏輯電路采用兩列D觸發(fā)器構(gòu)成，所設(shè)計(jì)的SAR ADC的SNDR為60.8dB，SFDR是75.7dB，ENOB是9.8位，整體功耗僅僅2.43μW，F(xiàn)OM值為2.72fJ/conversion-step。

優(yōu)化電容陣列算法是降低整體SAR ADC功耗的主要途徑，近年來國(guó)內(nèi)外也有不少研究人員將精力投入到這方面的研究，取得了不錯(cuò)的成果。本文所提出的電容陣列方案也可以進(jìn)一步優(yōu)化以使功耗降低。

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