測試成本的挑戰(zhàn)及對策

章慧彬

（中國電子科技集團公司第五十八研究所，江蘇無錫 214035）

1 引言

集成電路測試是唯一貫穿于集成電路設(shè)計、制造、封裝、應(yīng)用全過程的產(chǎn)業(yè)，見圖1。隨著集成電路進入后摩爾時代，高復(fù)雜性、高集成度、高性能的產(chǎn)品給測試成本和難度帶來了巨大的挑戰(zhàn)。

圖1 測試貫穿于集成電路制造全過程

2 測試經(jīng)濟學(xué)

為了保證產(chǎn)品的高質(zhì)量，需要在產(chǎn)品研制過程中對每個測試階段進行大量的投資，包括設(shè)備、場地、人力、技術(shù)等，這些投資即為測試成本。雖然產(chǎn)品質(zhì)量要求測試投資盡可能多，但產(chǎn)品的經(jīng)濟效益（如成本）卻限制了測試方面的投資，如何在保證產(chǎn)品質(zhì)量的前提下盡可能降低成本，這就是測試經(jīng)濟學(xué)。

測試最本質(zhì)的意義是檢查產(chǎn)品與需求的一致性，即檢查產(chǎn)品的“好”與“壞”，并將所有不合格產(chǎn)品在到達用戶手中之前剔除出去。但是從測試經(jīng)濟學(xué)意義上看，測試還有一個價值就是要體現(xiàn)產(chǎn)品的經(jīng)濟性，如果測試成本居高不下，客戶難以接受，產(chǎn)品就失去了生產(chǎn)的意義。有學(xué)者指出，未來的集成電路測試成本可達整個產(chǎn)品成本的40%～50%甚至更高。如何有效降低測試成本，就成了測試經(jīng)濟學(xué)的主要研究內(nèi)容。

成本是可測量的數(shù)量，它在經(jīng)濟學(xué)中起著關(guān)鍵作用。成本主要包括固定成本和可變成本?？偝杀臼侵腹潭ǔ杀竞涂勺兂杀镜目偤?，隨產(chǎn)量增加而增加；平均成本是總成本除以產(chǎn)量，平均成本隨著產(chǎn)量的增加而降低。固定成本是必須的，并且不隨著使用而改變，例如廠房和設(shè)備這些成本不隨生產(chǎn)數(shù)量改變而改變，不管是生產(chǎn)100只電路還是生產(chǎn)10000只電路，固定成本保持不變，但分攤到每只電路上的固定成本卻隨著產(chǎn)量的增加而降低；可變成本是隨產(chǎn)品的產(chǎn)量增加而增加，生產(chǎn)10000只電路的可變成本是生產(chǎn)100只電路的100倍，在這里可變成本通常由人力、能源和原材料的成本組成。

測試成本主要包括ATE成本、測試開發(fā)成本和DFT的成本。ATE成本屬于固定成本，測試開發(fā)成本和DFT成本屬于可變成本。若能將更多的可變成本轉(zhuǎn)化成固定成本，隨著產(chǎn)量的增加，就能降低單個產(chǎn)品的成本。將來，DFT將成為測試經(jīng)濟學(xué)的主導(dǎo)因素，掃描設(shè)計技術(shù)可以顯著降低測試矢量生成成本，BIST方法可以降低ATE的復(fù)雜性和成本。因此，DFT技術(shù)就成為測試經(jīng)濟學(xué)中一個重要的研究內(nèi)容。

3 集成電路產(chǎn)業(yè)鏈發(fā)展對測試成本的挑戰(zhàn)

隨著集成電路設(shè)計、工藝、封裝技術(shù)的不斷發(fā)展，在單個芯片上可以集成上億個晶體管，時鐘頻率高達數(shù)十吉赫茲，同時集成數(shù)字電路、模擬電路；先進封裝技術(shù)使得電路引出端數(shù)量增加，引腳間距越來越小，這些對集成電路測試的成本和難度都帶來了巨大的挑戰(zhàn)。

3.1 時鐘速度提升對測試成本的影響

隨著集成電路時鐘頻率呈指數(shù)級增長，全速測試（at speed test）將越來越重要。為了實施全速測試，ATE的頻率必須與被測電路的頻率一致甚至更高。所以，ATE不得不面臨持續(xù)提高時鐘速度的壓力。然而，高速ATE非常昂貴。參考近幾年ATE的價格，配置256個管腳數(shù)，施加測試激勵頻率從100 MHz提升到1.6 GHz的ATE，其價格從25萬美元上升到了50萬美元，從1.6 GHz提升到9 GHz，其價格上升到100萬美元左右。因此，用這樣的測試儀器進行高速測試的費用很高。測試設(shè)備硬件投資成本是進行電路全速測試需要考慮的問題。

3.2 高度集成對測試成本的影響

隨著納米制造技術(shù)的飛速發(fā)展，電路中晶體管的特征尺寸每年大約減小10.5%，晶體管的密度每年大約增長22.1%，再加上晶圓和電路的尺寸增長，晶體管密度幾乎呈平方級增長，芯片面積與封裝面積之比越來越接近于1。晶體管密度不斷增長，使得在一個管芯上能集成越來越多的功能模塊，電路的集成度越來越高，電路的引出端數(shù)量從數(shù)百PIN發(fā)展到數(shù)千PIN。參考近幾年ATE的價格，一個能以1.6 GHz的頻率施加測試激勵的ATE，每增加一個測試引腳其價格就上升3000美元左右，ATE信號端口數(shù)量的增加導(dǎo)致ATE硬件成本快速增長，這也是測試必須考慮的問題。

3.3 混合信號集成電路對測試成本的影響

隨著集成電路集成度的提高和消費類電子、汽車、通信等領(lǐng)域的發(fā)展，混合信號集成電路的需求不斷上升，在一塊芯片上集成模擬和數(shù)字電路的應(yīng)用越來越廣泛。電路類型不同，測試方法也不同，需要的測試資源也不同。這對ATE的需求也提出了更高的要求，不僅要滿足高速數(shù)字邏輯測試需求，還要滿足高精度模擬測試需求。數(shù)?；旌螦TE的成本隨電路速度、精度要求的提升，成本更加凸顯。因此，混合集成電路測試需求導(dǎo)致ATE硬件成本快速增長，也是測試必須考慮的影響。參考近幾年ATE的售價，表1反映了ATE隨管腳數(shù)、時鐘頻率、向量深度不同的價格增長趨勢（僅供參考）。

從表1中可以看出，ATE的價格隨ATE所能提供的管腳數(shù)、時鐘頻率、功能板卡種類數(shù)量和數(shù)據(jù)存儲向量深度的增長呈現(xiàn)快速增長趨勢。另外，ATE的發(fā)展技術(shù)永遠都滯后于芯片的發(fā)展步伐，高性能ATE的價格也使得測試在產(chǎn)品總成本中的占比不斷增加。隨著產(chǎn)品功能越來越復(fù)雜、集成度越來越高，采用傳統(tǒng)的ATE實施外部測試的方法所帶來的測試成本已遠遠不能滿足客戶對復(fù)雜產(chǎn)品的測試成本要求，必須考慮將更加復(fù)雜的測試移到設(shè)計階段。

本次抽水試驗為單孔抽水試驗，抽水試驗孔SW01孔深為50.2 m，其中0～10.5 m為第四系橘子洲組(Qj)紅色亞黏土層，其下部礫石層及松散的砂礫層厚度為8.5 m;10.5～50.2 m為泥盆系棋子橋組(D2q)灰?guī)r，其中10.5～45.1 m巖溶裂隙發(fā)育，富水性較好，45.1～50.2 m巖芯較為完整，未見巖溶裂隙發(fā)育，富水性差。鉆孔穩(wěn)定水位埋深為10.2 m。

表1 ATE不同配置價格增長趨勢

4 降低測試成本的對策

早期集成電路的測試主要依賴ATE實施外部測試，即通過ATE在電路的輸入端施加測試信號源，在電路輸出端觀察輸出響應(yīng)的正確性。隨著集成電路設(shè)計、工藝、封裝技術(shù)的不斷發(fā)展，集成電路的集成度越來越高，性能越來越復(fù)雜，僅有外部測試已不能滿足要求，必須引入內(nèi)部測試，即將電路測試的難度盡量在設(shè)計階段就加以考慮和解決，從而降低測試成本。內(nèi)部測試的關(guān)鍵技術(shù)就是可測性設(shè)計技術(shù)，將一系列復(fù)雜的測試問題移至設(shè)計階段，由設(shè)計的領(lǐng)域來解決測試的問題，將一部分復(fù)雜的測試功能納入芯片設(shè)計中，使芯片本身擁有測試該芯片部分功能的能力，從而大幅降低測試設(shè)備的復(fù)雜度以及測試成本。

4.1 積極發(fā)展可測性設(shè)計技術(shù)

可測性設(shè)計（design for testability,DFT）是在微電子芯片設(shè)計中加入了先進的測試設(shè)計，使得所涉及芯片的制造測試、開發(fā)和應(yīng)用變得更為容易和便宜?？蓽y性設(shè)計的目的是實現(xiàn)電路可測量性和可控制性。可測試設(shè)計技術(shù)的核心思想是在設(shè)計一開始就要考慮測試問題，通過適當增加一些專門用于測試的電路，提高電路測試的可控制性和可觀察性，從而降低電路的測試難度和復(fù)雜性，提高電路的測試效率，降低測試成本?？蓽y性設(shè)計常用方法主要包括掃描測試（scan chain test)和內(nèi)建自測試（built-in test,BIST）。

4.1.1 掃描測試（scan chain test)

掃描測試技術(shù)是指通過對電路增加一個測試模式，當電路處于此模式時，所有觸發(fā)器在功能上構(gòu)成一個或多個移位寄存器，可以對電路中任一節(jié)點的狀態(tài)移進或移出來進行測試定位，其特點是測試數(shù)據(jù)的串行化，測試數(shù)據(jù)從芯片輸入端口經(jīng)移位寄存器等組成的數(shù)據(jù)通路穿行移動，并在數(shù)據(jù)輸出端對數(shù)據(jù)進行分析，以此來提高電路內(nèi)部節(jié)點的可控制性和可觀察性，使得本來很難測試的電路轉(zhuǎn)化為容易測試的電路，從而降低測試矢量生成成本。掃描測試技術(shù)分為全掃描技術(shù)、部分掃描技術(shù)和邊界掃描技術(shù)，針對這些技術(shù)都有專門的理論，這里不再詳細介紹。

4.1.2 內(nèi)建自測試（built-in test,BIST）

內(nèi)建自測試技術(shù)就是在電路內(nèi)部建立測試生成、施加、分析和測試控制結(jié)構(gòu)，使得電路能夠自身測試。內(nèi)建自測試通用結(jié)構(gòu)圖如圖2所示。

圖2 內(nèi)建自測試通用結(jié)構(gòu)圖

（1）可提供層次化解決方法，有效測試電路內(nèi)部各功能模塊和互聯(lián)，減少全速測試對ATE時鐘頻率的要求；

（2）可提高測試故障覆蓋率，單個故障覆蓋率達98%，互連故障覆蓋率達100%；

（3）可進行局部化測試，解決復(fù)雜電路可觀測性差的問題，減少對ATE復(fù)雜性的要求；

（4）可在電路中設(shè)計無限的測試點；

（5）BIST能力隨工藝進步而增強，而對于外部測試，測試能力總是落后于工藝能力，即ATE技術(shù)總是滯后于工藝技術(shù)；

（6）BIST可以使用CAD工具自動加到電路中，可提供90%～95%的故障覆蓋率，甚至可達99%，減少了對ATE數(shù)據(jù)存儲向量深度的需求。

4.2 研發(fā)標準化的EDA接口測試技術(shù)

隨著芯片功能復(fù)雜度的進一步增加，測試復(fù)雜度也在隨之上升。設(shè)計、測試之間如果沒有一個有效、緊密的結(jié)合，很容易會產(chǎn)生測試困難并增加測試成本，如測試結(jié)果不準確、測試問題難以定位、測試時間長、測試結(jié)果難以反標到設(shè)計/工藝生產(chǎn)中等問題，加快研發(fā)與芯片可測性設(shè)計相結(jié)合的ATE設(shè)備一體化測試解決方案，實現(xiàn)ATE無縫對接DFT輸出文件，是降低測試成本的有效方式。

5 總結(jié)

隨著集成電路復(fù)雜度的提高和特征尺寸的日益縮小，特別是進入納米級超高集成度的發(fā)展階段，通過集成各種IP核，系統(tǒng)級芯片的功能更加強大，未來的測試有很多尚未解決的挑戰(zhàn)，不斷提升測試技術(shù)，尋求降低測試成本的有效方法，是發(fā)展集成電路測試的首要目標。

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