基于MOS電流模邏輯的4/5雙模前置分頻器設(shè)計(jì)

朱艷霞，梁 蓓，楊發(fā)順

(1.貴州大學(xué) 大數(shù)據(jù)與信息工程學(xué)院，貴州 貴陽(yáng) 550025；2.貴州大學(xué) 科技學(xué)院，貴州 貴陽(yáng) 550025)

近年來(lái)，隨著全球無(wú)線通信技術(shù)的發(fā)展，無(wú)線通信頻段達(dá)到了幾GHz[1]。體積小、功耗低、性能優(yōu)已成為航空電子通信設(shè)備的發(fā)展方向和要求[2]。在鎖相環(huán)頻率綜合器中，分頻器位于反饋回路上，其工作速度決定了鎖相環(huán)輸出時(shí)鐘信號(hào)的最高頻率[3]，其功耗是整個(gè)鎖相環(huán)功耗的來(lái)源之一。為了滿足高頻通信的要求，提高雙模前置分頻器的速度以及降低功耗成為首要問(wèn)題。因此，研究和設(shè)計(jì)一個(gè)高速、低功耗、低相位噪聲的雙模前置分頻器，對(duì)鎖相環(huán)頻率綜合器及其功能的實(shí)現(xiàn)有著重要的意義和價(jià)值[4-5]。

雙模前置分頻器以D觸發(fā)器為基本單元。近年來(lái)，為了D觸發(fā)器的性能，出現(xiàn)過(guò)許多不同類(lèi)型結(jié)構(gòu)的D觸發(fā)器，每種結(jié)構(gòu)都有各自的優(yōu)缺點(diǎn)。本文采用MOS電流模邏輯(MOS Current Mode Logic，MCML)電路，MCML電路是以獨(dú)特的差分輸入，差分輸出，以及采用恒流源偏置的方式。相對(duì)CMOS電路來(lái)說(shuō)，該電路更加適合在低電源電壓下工作，能輸出較小的電壓擺幅，也就減小了相鄰電路之間的干擾和電路的動(dòng)態(tài)功耗。減小電源電壓，MCML電路的延時(shí)卻不增加；增加工作頻率，功耗保持不變；另外，MCML電路的差分對(duì)稱結(jié)構(gòu)也使它對(duì)環(huán)境噪聲(串?dāng)_噪聲、電源/接地噪聲)具有極強(qiáng)的抗干擾性[6-7]；而MCML電路采用恒流源的偏置方式，它始終消耗著靜態(tài)功耗[8]，因此，MCML電路更加適合工作的高頻狀態(tài)。用MCML電路的這一特點(diǎn)設(shè)計(jì)4/5雙置前模分頻器，使頻率綜合器的高速、低功耗性能得到提高。

1 MCML基本工作原理

MCML基本結(jié)構(gòu)如圖1所示，其邏輯電路結(jié)構(gòu)主要由3部分組成：下拉網(wǎng)絡(luò)開(kāi)關(guān)、上拉電阻、恒流源。下拉網(wǎng)絡(luò)相當(dāng)于開(kāi)關(guān)的作用，又可以稱為邏輯運(yùn)算模塊，當(dāng)有信號(hào)輸入時(shí)，差分結(jié)構(gòu)的兩條支路處于打開(kāi)或關(guān)斷狀態(tài)，決定著下拉網(wǎng)絡(luò)開(kāi)關(guān)電流Iss的走向，從而使恒流源電流Iss只流向其中一條支路，進(jìn)而實(shí)現(xiàn)電路的邏輯功能。然后經(jīng)過(guò)上拉電阻，實(shí)現(xiàn)電平的輸出，輸出擺幅為ΔV。電路的功耗與電壓擺幅與尾電流Iss有關(guān)，因此減小電壓擺幅與尾電流是減小功耗的基本途徑。

P耗=Iss×ΔV

(1)

其中，P耗為電路的輸出功耗，Iss為尾電流源，ΔV為電壓輸出擺幅。

當(dāng)NMOS管工作在飽和區(qū)時(shí)，它能輸出較高的阻抗，因此采用工作在飽和區(qū)的NMOS管來(lái)代替恒流源，輸出恒定電流Iss。在高頻段時(shí)，能提高電路的邏輯運(yùn)算精度。而在實(shí)際應(yīng)用中，考慮到使用電阻會(huì)消耗大的面積，N阱電阻與擴(kuò)散電阻對(duì)襯底的PN結(jié)寄生電容較大，多晶硅電阻因工藝偏差而精度不夠[9]，因此使用工作在線性區(qū)的PMOS管代替上拉電阻RD。此外，為了設(shè)計(jì)方便，常將PMOS管的柵極直接接地。

對(duì)于MCML結(jié)構(gòu)的電路，其工作速度受電壓擺幅、負(fù)載電阻、尾電流Iss、電容CL(含負(fù)載電容和寄生電容)的影響[9]，其延遲表達(dá)式為

(2)

圖1 MCML邏輯電路

由于上述參數(shù)之間相互影響、相互作用，為提高工作速度和電壓擺幅，需要增大尾電流，但同時(shí)也增加了功耗和面積；減小負(fù)載電阻可以減小充放電時(shí)間常數(shù)，但同時(shí)減小了電壓擺幅。因此在設(shè)計(jì)電路時(shí)需要折中考慮這些參數(shù)，使MCML結(jié)構(gòu)的電路性能達(dá)到最佳[10]。

2 電路設(shè)計(jì)

2.1 或門(mén)設(shè)計(jì)

圖2為MCML結(jié)構(gòu)的邏輯或門(mén)電路[11]，其中NMOS管M1、M2、M3、M4、M10構(gòu)成下拉網(wǎng)絡(luò)開(kāi)關(guān)，M0作為恒定電流源，負(fù)載電阻由PMOS管M7、M8代替。通過(guò)對(duì)邏輯或門(mén)電路參數(shù)的優(yōu)化設(shè)計(jì)，采用SMIC 0.11 μm CMOS工藝，Cadence仿真軟件，得到所設(shè)計(jì)的MCML邏輯或門(mén)的輸出波形，如圖3。在電源電壓為1.2 V，尾電流源Iss為20 μA，輸入信號(hào)為1 GHz的條件下，其電壓擺幅為0.5 V，功耗為24 μW，其上升延時(shí)為21.2 ps，下降延時(shí)為33.8 ps。

圖2 MCML邏輯或、或非門(mén)

圖3 MCML邏輯或、或非門(mén)波形圖

由圖3可知，電路的同相端Vout實(shí)現(xiàn)了或的功能、反向端Vout_n實(shí)現(xiàn)了或非功能。將電路中的輸入信號(hào)Vin1和Vin2與其反相信號(hào)Vin1_n和Vin2_n進(jìn)行調(diào)換，可實(shí)現(xiàn)與、與非功能。

2.2 主從D觸發(fā)器的設(shè)計(jì)

鎖存器(Latch)是一種對(duì)脈沖電平敏感的存儲(chǔ)單元電路，在特定輸入脈沖電平作用下改變輸出狀態(tài)[9]。圖4為MCML結(jié)構(gòu)的D-Latch電路原理圖。與邏輯或門(mén)結(jié)構(gòu)相似，其中，PMOS管M7、M8代替電阻，NMOS管M0充當(dāng)恒定電流源，M1、M2作為時(shí)鐘輸入級(jí)，M3、M4、M5、M6共同組成數(shù)據(jù)輸入與寄存級(jí)。兩個(gè)MCML結(jié)構(gòu)的D-Latch串聯(lián)，時(shí)鐘輸入相反，構(gòu)成一個(gè)主從式D觸發(fā)器，電路框圖如圖5。當(dāng)CLK輸入為高電平時(shí)，主鎖存器實(shí)現(xiàn)跟蹤功能，從鎖存器實(shí)現(xiàn)鎖定功能；輸入信號(hào)Vin跳過(guò)主鎖存器直接輸送到從鎖存器，但從鎖存器的輸出仍然保持上一次的信號(hào)。當(dāng)CLK輸入為低電平時(shí)，主鎖存器的功能轉(zhuǎn)為鎖定功能，從鎖存器轉(zhuǎn)為跟蹤功能，主鎖存器鎖定上一次的信號(hào)，并將這一信號(hào)輸送給從鎖存器，因此從鎖存器的輸出仍然為上一次的信號(hào)。即CLK輸入轉(zhuǎn)為低電平時(shí)，主從D觸發(fā)器的輸出并不隨CLK的輸入變化[12]。

圖4 MCML結(jié)構(gòu)D-Latch電路原理圖

相對(duì)于D-Latch來(lái)說(shuō)，主從式結(jié)構(gòu)的D觸發(fā)器的功耗更低，但延時(shí)又相對(duì)增加。若D-Latch的延時(shí)為τ，則主從式D觸發(fā)器的延時(shí)為2τ。當(dāng)電源電壓為1.2 V，尾電流Iss為20 μA ，輸入信號(hào)為500 MHz，時(shí)鐘信號(hào)為1 GHz時(shí)；圖4所設(shè)計(jì)D-Latch的傳播延時(shí)τ為69.6 ps，圖5所設(shè)計(jì)的主從式D觸發(fā)器傳播延時(shí)為133.7 ps，功耗為61.47 μW。與計(jì)算值2τ=139.2 ps相比較，其誤差約為4%，與傳統(tǒng)的CMOS電路相比，其功耗和延遲都比較小。

圖5 MCML主從D觸發(fā)器結(jié)構(gòu)框圖

圖6 主從D觸發(fā)器的波形圖

2.3 MCML 4/5雙模前置分頻器

3個(gè)MCML結(jié)構(gòu)的主從式D觸發(fā)器和2個(gè)MCML結(jié)構(gòu)的或門(mén)，構(gòu)成4/5雙模前置分頻器電路[1]，如圖7。當(dāng)MC的輸入信號(hào)為高電平時(shí)，觸發(fā)器2的輸出結(jié)果對(duì)或門(mén)2的作用可忽略，或門(mén)2的輸出結(jié)果都為高電平。觸發(fā)器1和3的串聯(lián)輸出實(shí)現(xiàn)4分頻；當(dāng)MC為低電平時(shí)，實(shí)現(xiàn)5分頻。在頻率綜合器中，可根據(jù)MC輸入信號(hào)的高低電平狀態(tài)選擇想要的分頻比。

圖7 4/5雙模前置分頻器

圖8 4/5雙模前置分頻器瞬態(tài)響應(yīng)

或門(mén)和主從式D觸發(fā)器分別采用圖2和圖5結(jié)構(gòu)的電路。尾電流Iss為50 μA，頻率在1～5 GHz的范圍內(nèi)，對(duì)圖7所設(shè)計(jì)的4/5雙模前置分頻器進(jìn)行瞬態(tài)仿真，仿真波形如圖8所示。結(jié)果表明，電路功能正確，電路的功耗分別為0.543 mW、0.552 mW、0.547 mW；電路的功耗幾乎不隨頻率的變化而變化，且相對(duì)于其他電路功耗較小。

表1為本文所設(shè)計(jì)的分頻器和竇建華[13]、韓波[14]、Pellerano[15]、J. Navarro[16]等人所設(shè)計(jì)的分頻器結(jié)果對(duì)比。竇建華在電源電壓為5 V，采用0.6 μm的工藝，使用源級(jí)耦合邏輯(SCL)電路實(shí)現(xiàn)了2分頻；該分頻器的最高工作頻率為0.91 GHz，功耗為12 mW。韓波在電源電壓為5 V，采用0.6 μm的工藝，使用TSPC(True Single Phase Clock)和E-TSPC(Extended TSPC)技術(shù)設(shè)計(jì)了2分頻和4/5的雙模前置分頻器；該分頻器的最高工作頻率為3 GHz，功耗為8 mW。Pellerano和J. Navarro用TSPC技術(shù)分別實(shí)現(xiàn)了8/9和32/33的雙模前置分頻器；其中8/9雙模前置分頻器的最高工作頻率為2.8 GHz，功耗為3 mW；32/33雙模前置分頻器的最高工作頻率為1.61 GHz，功耗為0.43 mW。因此，采用MCML電路設(shè)計(jì)4/5的雙模前置分頻器的最高頻率比TSPC和SCL結(jié)構(gòu)電路的自高頻率較高，其功耗較低。

表1 分頻器的參數(shù)對(duì)比

4 結(jié)束語(yǔ)

提出了基于MCML結(jié)構(gòu)的4/5雙模前置分頻器的設(shè)計(jì)方案。由于采用MCML電路的4/5雙模前置分頻器的功耗與工作頻率無(wú)關(guān)，僅取決于基本模塊的功耗。因此，優(yōu)化單元模塊的參數(shù)是提高雙模前置分頻器性能的一個(gè)重要途徑。改設(shè)計(jì)用已優(yōu)化參數(shù)的MCML電路設(shè)計(jì)了主從式D觸發(fā)器和或門(mén)，并對(duì)其性能進(jìn)行了分析討論。采用MCML結(jié)構(gòu)的主從式D觸發(fā)器和或門(mén)構(gòu)成一個(gè)4/5雙模前置分頻器，仿真結(jié)果表明，MCML結(jié)構(gòu)電路的功耗和速度均優(yōu)于傳統(tǒng)的CMOS電路。

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