基于FPGA的多通道實時地震勘探采集系統(tǒng)設計

李科 陳紫強 謝躍雷

摘 要： 針對目前地震勘探采集系統(tǒng)通道數(shù)少、實時性差，造成地質勘探工作效率低和勘探成本增加的問題，設計一款基于FPGA的多通道實時地震勘探采集系統(tǒng)，可實現(xiàn)地震勘探中地震波信號的48通道實時采集。該系統(tǒng)以FPGA為主控核心，6塊8通道24位高動態(tài)范圍的Δ?Σ型ADC芯片對地震波信號進行多通道采集，在采集過程中，利用IP核控制2 Gb的高速DDRⅡ SDRAM存儲器對采集數(shù)據(jù)實時存儲，采集完成通過RS 485串口通信實現(xiàn)遠距離數(shù)據(jù)傳輸。實驗測試結果表明，該地震勘探系統(tǒng)具備48通道實時采集能力，具有存儲容量大、實時性好、系統(tǒng)穩(wěn)定的特點。

關鍵詞： FPGA; DDRⅡ SDRAM; 地震勘探; 遠距離數(shù)據(jù)傳輸; 多通道采集; 實時存儲

中圖分類號： TN919?34; TP274.2 文獻標識碼： A 文章編號： 1004?373X（2018）09?0024?07

Abstract： Since the defects （few channels and poor real?time performance） of the current seismic exploration acquisition system result in low?efficiency geological exploration and increase of the exploration cost， a multi?channel real?time seismic exploration acquisition system based on FPGA is designed， which can realize 48?channel real?time acquisition of seismic wave signals in seismic exploration. In the system， the FPGA is taken as its main control core， and six 8?channel 24?bit Δ?Σ type ADC chips with high dynamic range is used for multi?channel acquisition of seismic wave signals. During the acquisition process， the IP core is used to control the 2 Gb high?speed DDRⅡ SDRAM memory for the acquired data real?time storage. The long?distance data transmission is realized through RS 485 serial port communication after data acquisition. The experimental test results show that the seismic exploration system has the 48?channel real?time acquisition capability， and the characteristics of large storage capacity， high real?time performance and perfect stability.

Keywords： FPGA; DDRⅡ SDRAM; seismic exploration; remote data transmission; multi?channel acquisition; real?time storage

0 引 言

地質勘探目前最常用的方法之一是地震勘探[1]。它的基本原理是采用人工地震在勘探地質中產(chǎn)生的振動[2]，根據(jù)勘探設計要求在離激發(fā)點不同距離處布置傳感器（地震檢波器）接收振動產(chǎn)生的地震波信號，將接收到的信號進行解釋、處理，根據(jù)信號的振幅、頻率、速度等信息反演出勘探地質的形態(tài)、構造和屬性等，從而達到地質勘探的目的，在煤田勘探、礦物勘探、石油勘探中有著廣泛應用。地震勘探采集系統(tǒng)的作用就是在地震勘探中對地震檢波器接收到的地震波信號進行采集存儲和傳輸。

由于地震勘探的工作面廣，放置的地震檢波器數(shù)量多，勘探信號的數(shù)據(jù)量大，因此，對地震勘探采集系統(tǒng)的采集通道數(shù)、實時處理速度和存儲深度要求高。傳統(tǒng)的地震勘探采集系統(tǒng)主要采用單片機或數(shù)字信號處理器（DSP）為主控核心[3]，TF卡或者FLASH和SDRAM芯片為存儲器。由于單片機本身處理速度和執(zhí)行指令周期的影響，其工作頻率較低，DSP雖然處理數(shù)據(jù)速度快，但成本較高，對外部高速存儲器控制復雜不易實現(xiàn)，而TF卡或FLASH和SDRAM芯片作為存儲器，其存儲速度或存儲深度有限。因此，傳統(tǒng)的地震勘探采集系統(tǒng)僅做到4通道或8通道的信號采集，在進行更多通道的信號采集時，需要多個采集系統(tǒng)同時工作，增加了勘探復雜度，降低了工作效率，造成勘探成本的增加。隨著電子技術的發(fā)展，高速、大容量的存儲芯片和控制靈活、工作頻率高的現(xiàn)場可編程門陣列（Field?Programmable Gate Array，F(xiàn)PGA）器件的出現(xiàn)，為多通道實時地震勘探采集系統(tǒng)的實現(xiàn)提供了新途徑[4]。

本系統(tǒng)采用Altera公司的Cyclone IV FPGA EP4CE30F23I7[5]為主控核心，128M[×]16 bit的第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器（Double?Data?Rate Two Synchronous Dynamic Random Access Memory，DDRⅡ SDRAM）作為高速存儲器，結合6塊24位的8通道模數(shù)轉換（Analog?to?Digital Converter，ADC）采集芯片和RS 485串口通信，實現(xiàn)48通道實時地震勘探采集系統(tǒng)設計，提高勘探工作效率，降低勘探成本。

1 系統(tǒng)硬件設計

本系統(tǒng)采用“FPGA+DDRⅡ SDRAM+ADC+RS 485串口”的硬件系統(tǒng)結構，具體結構框圖如圖1所示。系統(tǒng)的硬件結構采用模塊化設計，主要功能模塊包括：FPGA控制模塊、信號調(diào)理電路模塊、ADC采集模塊、DDRⅡ SDRAM存儲模塊、RS 485串行通信模塊等。其中FPGA控制模塊是實現(xiàn)信號采集和數(shù)據(jù)傳輸?shù)目刂仆ǖ馈?/p>

FPGA首先通過RS 485接口采用串行通信協(xié)議從上位機獲得信號調(diào)理電路的放大倍數(shù)及ADC采集通道數(shù)、ADC采樣率、ADC采樣時間等配置數(shù)據(jù)，對信號調(diào)理電路模塊和ADC采集模塊進行配置，同時對DDRⅡ SDRAM控制器進行初始化，進入采集準備狀態(tài)。觸發(fā)信號到達后，48個地震檢波器接收到的地震波信號進入48路的信號調(diào)理電路，調(diào)理電路的輸出接到6塊8通道的ADC差分信號輸入端，F(xiàn)PGA控制ADC采集模塊進行數(shù)據(jù)采集，在每個采樣點轉換完成后，在采樣間隔時間里，通過SPI接口協(xié)議讀出ADC采集數(shù)據(jù)，存儲到DDRⅡ SDRAM中，實現(xiàn)實時采集存儲。采集完成后，從DDRⅡ SDRAM中讀出所有采集數(shù)據(jù)，通過RS 485總線上傳到上位機。FPGA為整個系統(tǒng)數(shù)據(jù)采集、存儲、傳輸?shù)目刂坪诵摹?/p>

1.1 信號調(diào)理與ADC采集

1.1.1 信號調(diào)理電路

為了將地震檢波器接收到的地震波信號轉換為能被ADC采集識別的標準信號，在地震檢波器和ADC采集模塊之間增加信號調(diào)理電路，電路原理圖如圖2所示。

信號調(diào)理電路分為兩級：第一級為由大于1 GΩ輸入阻抗的低噪低零漂可編程放大器PGA281組成的程控放大電路;第二級為RC組成的低通濾波電路，濾除高頻干擾信號。PGA281采用數(shù)控增益設計，通過控制其G[0：4]管腳實現(xiàn)0.125～128倍增益，然而增益太高會增加前置放大的失真，本地震勘探系統(tǒng)主要選取4～16倍。在PGA281的差分輸入端增加肖特基穩(wěn)壓二極管設計，保護其輸入管腳不被擊穿。

1.1.2 ADC采集電路

地震勘探中對地震勘探采集系統(tǒng)都要求具有較高的動態(tài)范圍[6]，因此，本系統(tǒng)選用高精度、高信噪比的24 bit ADC采集芯片ADS1278[7]進行數(shù)據(jù)采集。ADS1278在滿足高動態(tài)范圍的同時，還具有8個差分模擬信號輸入通道，在其同步管腳SYNC#的控制下，各個通道實現(xiàn)μs級同步采集，達到地震勘探各個通道μs級同步采集要求，并且各個通道支持獨立選通，可根據(jù)勘探需求設置PWDN#[1?8]的值而變化采集通道數(shù)。ADS1278工作在高精度模式下，具有高達111 dB的信噪比，最高采樣率達到52 kS/s，滿足地震勘探中高達48 kS/s采樣率的需求，在此工作模式下，ADS1278的采樣率為其主時鐘頻率的[1512]。另外，ADS1278支持信號線少、協(xié)議簡單的SPI接口協(xié)議進行數(shù)據(jù)傳輸，傳輸速率由FPGA控制，其值小于ADC主時鐘頻率。

整個信號調(diào)理及ADC采集電路采用平衡式設計，并對數(shù)字地與模擬地進行電磁隔離，PCB布局遠離系統(tǒng)電源等噪聲源模塊，PCB布線采用等長布線。

本系統(tǒng)采用6片ADC采集芯片，每片采集芯片有8個通道，實現(xiàn)48通道地震波信號的采集。鑒于FPGA靈活精準的并行執(zhí)行結構和豐富的管腳資源，設計6塊模擬板作為信號采集板與FPGA進行并行連接，每塊模擬板具有一個ADC采集電路及8個信號調(diào)理電路，在FPGA并行控制下每塊模擬板同時工作，實現(xiàn)48通道間ns級同步采集。每塊模擬板與FPGA電氣連接圖如圖3所示，模擬板所有管腳都連接到FPGA通用I/O管腳。

1.2 DDRⅡ SDRAM設計

DDRⅡ（Double Data RateⅡ） SDRAM[8]是第二代雙倍速率同步動態(tài)隨機存儲器，與SDRAM和DDR SDRAM相比，DDRⅡ SDRAM有著更高的數(shù)據(jù)傳輸速率、更大的存儲容量和相對更低的功耗。

本系統(tǒng)選用Micron公司的MT47H128M16RT?25E芯片作為采集數(shù)據(jù)存儲器。MT47H128M16RT?25E屬于DDRⅡ SDRAM，其在列地址脈沖選通潛伏期（CL）設置為3個時鐘周期時，數(shù)據(jù)傳輸率最高達到400 Mb/s，結合其16 bit的數(shù)據(jù)總線，數(shù)據(jù)突發(fā)傳輸速率達到800 MB/s，并且具有2 Gb的數(shù)據(jù)存儲深度。

MT47H128M16RT?25E芯片采用SSTL?18接口協(xié)議，供電電壓為1.8 V，接口信號線分為5組：地址總線A[0?13]、bank地址總線BA[0?2]、數(shù)據(jù)總線DQ[0?15];差分時鐘信號線CLK/CLK#;數(shù)據(jù)傳輸信號線LDQS，UDQS，LDM，UDM;命令信號線CAS#，RAS#，WE#;控制信號線CKE#，CS#，ODT。與FPGA的電氣連接圖如圖4所示。

本系統(tǒng)采用Altera公司提供的DDRⅡ IP核對MT47H128M16存儲芯片進行讀寫控制，在使用DDRⅡ IP核時，F(xiàn)PGA提供專用的外部存儲器接口管腳DQ，DM，DQS和差分時鐘信號管腳[9]，因此DDRⅡ與FPGA的管腳連接不能隨意分配。本系統(tǒng)選用EP4CE30F23I7 FPGA的BANK4和BANK3與DDRⅡ的管腳進行連接，其中：DDRⅡ的地址總線、BANK地址總線、命令信號線、信號線管腳連接到BANK3和BANK4的通用I/O管腳;DDRⅡ的數(shù)據(jù)總線、數(shù)據(jù)傳輸信號線連接到BANK3的兩組專用外部存儲器接口管腳5B和3B中，數(shù)據(jù)總線的低8位，LDQS，LDM分別連接到DQ5B，DQS5B，DM5B，數(shù)據(jù)總線的高8位，UDQS，UDM分別接到DQ3B，DQS3B，DM3B，每組的DQS與DM管腳是固定的，但數(shù)據(jù)DQ可以交換;DDRⅡ的差分時鐘信號連接到BANK3的一組差分信號輸出管腳DIFFIO_P和DIFFIO_N，并且在DDRⅡ的差分時鐘信號之間接100 Ω電阻進行差模信號匹配。

由于DDRⅡ采用SSTL接口協(xié)議，需提供其SSTL參考電壓VREF，其值為DDRⅡ供電電壓的一半，并且為了保證信號質量，對DDRⅡ的地址總線和控制線需端接50 Ω精密電阻上拉到VTT電平，因此本系統(tǒng)選用雙倍速率存儲器專用的Sink和Source終端穩(wěn)壓器TPS51200提供DDRⅡ的VREF電壓和VTT電平。另外，由于EP4CE30F23I7的BANK3和BANK4的管腳與DDRⅡ相連，因此這兩個BANK管腳需采用SSTL接口電平，其VCCIO3和VCCIO4接DDRⅡ供電電壓、VREF3B和VERF4B接DDRⅡ的VREF，并且為了實現(xiàn)片上匹配阻抗（On?chip termination），減少信號反射和保持信號完整性，在BANK4的RUP與RDN端口分別接50 Ω精密電阻進行上拉和下拉。

2 FPGA邏輯控制設計

本系統(tǒng)選用的Altear公司Cyclone IV EP4CE30F23I7 FPGA具有3萬個邏輯單元、4個PLL鎖相環(huán)、600 kb的存儲空間，采用484pin的FBGA封裝，具有8組16 bit的外部存儲器接口管腳，在滿足本系統(tǒng)設計的同時，可以將本系統(tǒng)選用的DDRⅡ存儲器擴展到8片。

在設計時，采用QuartusⅡ 13.0為開發(fā)環(huán)境，Verilog為設計語言，ModelSim為綜合前仿真工具，進行FPGA控制邏輯設計。FPGA的邏輯控制采用模塊化設計，主要包括數(shù)據(jù)采集邏輯控制模塊、數(shù)據(jù)存儲邏輯控制模塊、數(shù)據(jù)傳輸邏輯控制模塊三部分。

2.1 數(shù)據(jù)采集邏輯控制

數(shù)據(jù)采集邏輯控制的作用是對6塊模擬板進行數(shù)據(jù)采集控制，主要分為參數(shù)配置和ADC轉換數(shù)據(jù)接收兩部分。

2.1.1 參數(shù)配置

參數(shù)配置主要是對ADC采樣率、ADC采集時間、ADC采集通道數(shù)、PGA放大倍數(shù)進行配置，這些參數(shù)值通過RS 485串口通信從上位機接收并存入?yún)?shù)配置寄存器中。

本系統(tǒng)設計的FPGA外部時鐘為24.576 MHz，通過FPGA的PLL鎖相環(huán)技術將其倍頻到98.304 MHz，設計時鐘分頻器模塊，對98.304 MHz時鐘進行4，8，12，24，48，96，192，384分頻。根據(jù)從上位機獲得的ADC采樣率值，選擇對應的分頻倍數(shù)，將分頻后的時鐘傳輸?shù)紸DC的CLK端口，實現(xiàn)48 kHz，24 kHz，16 kHz，8 kHz，4 kHz，2 kHz，1 kHz，500 Hz的ADC采樣率配置。設計精確時間計數(shù)器模塊，以98.304 MHz作為時鐘脈沖，計數(shù)滿98 034 000次后為1 s，實現(xiàn)精確到ns的ADC采集時間配置。根據(jù)ADC采集通道數(shù)和PGA放大倍數(shù)的值設置ADC的PWDN#[1?8]管腳和PGA的G[0?4]管腳高低電平，實現(xiàn)對采集通道數(shù)和程控放大倍數(shù)的配置。

2.1.2 ADC轉換數(shù)據(jù)接收

參數(shù)配置完成后，接收到采集命令，開啟ADC主時鐘CLK，在整秒脈沖到達時，拉低ADC的同步管腳SCLK至少一個CLK時鐘周期后，各個打開的采集通道開始同步采集。ADC一個采集點轉換完成，DRDY#管腳由高到低，根據(jù)ADC的SPI數(shù)據(jù)接收時序，在至少一個CLK時鐘周期后，連續(xù)輸出192個SCLK時鐘周期，從ADC的DOUT管腳接收24 bit[×]8通道的192 bit數(shù)據(jù)。將每塊模擬板同時接收到的192 bit數(shù)據(jù)存儲到數(shù)據(jù)緩沖器DATA[6][192]中，待緩存器中的數(shù)據(jù)存入DDRⅡ中后，開始下一采集點數(shù)據(jù)的轉換接收。

2.2 數(shù)據(jù)存儲邏輯控制

數(shù)據(jù)存儲邏輯控制的作用是利用DDRⅡ IP核實現(xiàn)對DDRⅡ的讀寫控制[10]，并在ADC采集間隔的時間里將48通道[×]24位總共1 152 bit數(shù)據(jù)存儲到DDRⅡ中，實現(xiàn)實時采集存儲功能，采集存儲完成后，讀出所有數(shù)據(jù)，通過RS 485串口通信上傳到上位機。

2.2.1 利用IP核實現(xiàn)DDRⅡ讀寫控制

FPGA利用DDRⅡ IP核控制外部DDRⅡ存儲器的框圖如圖5所示[11]。ALTMEMPHY和Memory Controller為IP核生成的DDRⅡ控制器，User Logic為本系統(tǒng)驅動IP核控制DDRⅡ讀寫的驅動器，External Memory Device為外部DDRⅡ存儲器。

調(diào)用QuartusⅡ 13.1的IP庫MegaWizard Plug?In Manager，選擇DDRⅡ SDRAM Controller with ALTMEMPHY，進行本系統(tǒng)選擇的DDRⅡ存儲器MT47H128M16的參數(shù)設置，生成結合ALTMEMPHY的DDRⅡ控制器。DDRⅡ控制器的mem_xx信號連接外部DDRⅡ存儲器，用于對本系統(tǒng)選用的MT47H128M16存儲器控制，local_xx為本地總線信號，用于User Logic驅動器和DDRⅡ控制器通信。DDRⅡ控制器的外部時鐘為FPGA的外部時鐘為24.576 MHz，控制DDRⅡ的輸入時鐘為166.7 MHz，滿足Cyclone IV E speed grade 7的DDRⅡ IP最高支持167 MHz的要求。生成的IP core文件中，有用于對DDRⅡ控制器測試的頂層測試文件_example_top，其功能框圖如圖6所示，_example_top文件例化了DDRⅡ控制器和一個用于驅動DDRⅡ控制器的例程驅動器_example_driver文件。在工程里，設置_example_top為頂層文件，運行IP core里_pin_assignments.tcl腳本文件，添加IP core文件里sdc時序約束文件_phy_ddr_timing.sdc和_example_top.sdc，綜合編譯頂層文件成功后，配置_example_top文件外部存儲器管腳和測試管腳，再次綜合編譯后，生成.sof文件，通過JTAG連接下載到FPGA中，調(diào)用SignalTapⅡ Logic Analyer檢測到_example_top的信號 test_complete為高電平，表示生成的DDRⅡ控制器正常控制DDRⅡ。

DDRⅡ控制器成功完成測試后，根據(jù)DRRⅡ控制器手冊和DDRⅡ時序手冊，設計本系統(tǒng)DDRⅡ控制器的驅動器User Logic部分，其與DDRⅡ控制器的Block Diagram連接如圖7所示。

驅動器的邏輯設計采用三段式的有限Mealy狀態(tài)機，其狀態(tài)圖如圖8所示。狀態(tài)圖中，1，2，3，4，5，6分別表示：IDLE空狀態(tài)，進行各個參數(shù)值初始化;MEM_WRIT_FIRST第一次寫狀態(tài)，用于準備寫入的數(shù)據(jù);MEN_READ讀命令狀態(tài)，進行DDRⅡ存儲器讀取數(shù)據(jù)操作;MEM_WRITE_BURST_BEGIN產(chǎn)生bustbegin信號狀態(tài)，準備寫DDRⅡ存儲器;MEM_WRIT寫命令狀態(tài)，進行DDRⅡ存儲器寫入數(shù)據(jù)操作;MEM_READ_WAIT等待讀取數(shù)據(jù)完成狀態(tài)，等待DDRⅡ存儲器數(shù)據(jù)讀取完成。

驅動器主時鐘為DDRⅡ控制器提供的外部存儲器時鐘phy_clk，與外部存儲器時鐘同步。由于在時鐘上升沿進行數(shù)據(jù)傳輸，而DDRⅡ在上升與下降沿進行數(shù)據(jù)傳輸，因此驅動器及DDRⅡ控制器數(shù)據(jù)總線為32 bit，地址總線也由27 bit變?yōu)?6 bit，設置讀寫節(jié)拍數(shù)local_size為2。在進行寫DDRⅡ存儲器時，置高wr_burst_req寫請求信號，給定一次性寫入的32 bit的數(shù)據(jù)個數(shù)wr_burst_len[9：0]，寫入的初始地址wr_burst_addr[25：0]，每接收到wr_burst_data_req數(shù)據(jù)請求信號，給一個32 bit數(shù)據(jù)wr_burst_data[31：0]寫入DDRⅡ中，直至全部數(shù)據(jù)寫完成。在進行讀DDRⅡ存儲器時，置高rd_burst_req讀請求信號，給定一次性讀出的32 bit的數(shù)據(jù)個數(shù)rd_burst_len[9：0]，讀數(shù)據(jù)的初始地址rd_burst_addr[25：0]，每接收到rd_burst_data_valid信號，讀出32 bit的數(shù)據(jù)rd_burst_data[25：0]，對驅動器綜合編譯下載后，調(diào)用SignalTapⅡ Logic Analyzer進行時序分析，得出具體驅動器寫時序如圖9所示。在wr_burst_data_req信號到達后，給定此時的local_address地址為“E830A6H”，在一個local_burstbegin脈沖下，根據(jù)local_size的2個節(jié)拍數(shù)連續(xù)將2個32 bit數(shù)據(jù)“01010101h”和“02020202h”寫入“E830A6H”和“E830A7h”中，按照此時序直至所有數(shù)據(jù)寫入完成。

具體的驅動邏輯的讀時序如圖10所示。local_ read_req信號到達，此時的讀地址為“E830A6H”，按照local_size的2個讀寫節(jié)拍數(shù)，local_rdata_valid信號到達后連續(xù)讀出地址“E830A6H”和“E830A7h”中的32 bit數(shù)據(jù)，讀出的數(shù)據(jù)為“01010101h”和“02020202h”，按照此時序直至所有數(shù)據(jù)讀取完成。

結合讀寫邏輯時序圖，驅動器的寫入和讀出保持一致，實現(xiàn)了對DDRⅡ的讀寫控制。

2.2.2 采集數(shù)據(jù)實時存儲與讀取邏輯設計

48通道的一個ADC采集轉換點數(shù)據(jù)輸出完成后，置高data_ready信號，表示采集轉換數(shù)據(jù)DATA[6][192]準備好，設置wr_burst_len[9：0]的值為36，將一個點的數(shù)據(jù)DATA[6][192]存入DDRⅡ中，每存儲完一個點的數(shù)據(jù)后寫地址wr_burst_addr[25：0]的值加36，直至所有采樣點存儲完成。讀取時，采取同樣的方式，置rd_burst_len[9：0]的值為36，在讀取命令信號到達后，將一個點的數(shù)據(jù)讀出，每讀完一個點的數(shù)據(jù)后讀地址rd_burst_addr[25：0]的值加36，直至讀地址與寫地址的值相等時表示所有數(shù)據(jù)讀取完成。

2.3 數(shù)據(jù)傳輸邏輯控制

采用11位數(shù)據(jù)格式的串口通信協(xié)議進行系統(tǒng)的上位機通信和數(shù)據(jù)傳輸，其中上位機為主，本系統(tǒng)為從。以外部時鐘為主頻，設計時鐘分頻模塊，分頻數(shù)可變，提供串口通信不同波特率的選擇，用以適應不同的傳輸距離和傳輸速度。由于最小采樣率為500 Hz，采集1 s為500個點，因此，以500個采集點數(shù)據(jù)為一幀數(shù)據(jù)進行串口傳輸，每幀數(shù)據(jù)進行CRC32校驗計算，若CRC32校驗主從不一致，則該幀數(shù)據(jù)重新傳輸，直至CRC32校驗主從一致，保證數(shù)據(jù)傳輸?shù)臏蚀_性。

3 測試與結論

利用RS 485轉串口模塊進行本系統(tǒng)與PC機的通信，對系統(tǒng)進行性能測試。在PC機上，設置波特率為115 200 b/s的串口小助手軟件，將配置信息傳輸?shù)奖鞠到y(tǒng)，配置ADC采樣率為48 kHz、ADC采集時間為30 s、ADC通道全開、PGA放大倍數(shù)為16倍。利用任意函數(shù)波形發(fā)生器模擬檢波器輸出，輸出波峰值為140 mV、頻率為1 kHz的正弦波信號，接到48通道信號調(diào)理電路。給本系統(tǒng)一個觸發(fā)信號開始進行數(shù)據(jù)采集。在采集過程中調(diào)用SignalTapⅡ Logic analyzer觀察整個采集過程，如圖11所示。

由于FPGA的存儲單元有限，不能同時觀察6塊模擬板一個點的數(shù)據(jù)，但每塊模擬板與FPGA采取并行結構連接，同時輸出一個點192 bit數(shù)據(jù)，因此，選取其中一塊模擬板的數(shù)據(jù)進行觀察。在圖11中，AD_DRDY由高到底表示ADC一個點采集轉換完成，通過SPI導出ADC轉換數(shù)據(jù)存入寄存器DATA中，一個點數(shù)據(jù)導出完成置DATA_READY為高，開始存儲數(shù)據(jù)到DDRⅡ中，此時DATA的值保持不變，存儲完成后置WRIT_FINISH信號為高，DATA值復位置0，等待下一個采集點數(shù)據(jù)，在此時48 kHz采樣率的兩個采樣點之間，完成6塊模擬板一個采集點1 152 bit數(shù)據(jù)的轉換與存儲，滿足地震波信號采集的實時性要求。

30 s采集時間到達后，采集結束，將48 000×30 s的1 440 000個采集點，合計1 658 880 kbit采集數(shù)據(jù)上傳到上位機，利用Matlab對采集數(shù)據(jù)進行圖形繪制，繪制出的波形與任意函數(shù)波形發(fā)生器輸出波形基本保持一致。因此，本地震勘探采集系統(tǒng)完成48通道實時采集設計，并且具有存儲容量大、實時性好、系統(tǒng)穩(wěn)定的特點。

4 結 語

本文設計了一種基于FPGA的多通道實時地震勘探采集系統(tǒng)，采用“FPGA+DDRⅡ SDRAM+ADC+RS 485”的硬件結構，利用FPGA精準、靈活、并行的高性能控制以及DDRⅡ高速大容量存儲，實現(xiàn)500 Hz～48 kHz采樣率下48通道的同步實時地震勘探信號采集，與傳統(tǒng)的4通道或8通道的采集系統(tǒng)相比，降低地震勘探工作復雜度，提高地震勘探的工作效率，對地震勘探工程實施具有重要意義。

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