SoC系統(tǒng)超低功耗設計方法*

楊瑞瑞，何 濤，唐偉文，范偉力

（成都三零嘉微電子有限公司，四川 成都 610041）

0 引 言

在集成電路發(fā)展的歷史上，通過單純在工藝上減小器件尺寸和降低工作電壓來降低功耗已經(jīng)發(fā)揮了很大作用。當前，器件尺寸和工作電壓已經(jīng)逐漸接近其物理極限。隨著工藝技術的不斷進步和電路集成的不斷提高，功耗已經(jīng)開始成為納米設計領域面臨的最嚴峻挑戰(zhàn)。

1 SoC系統(tǒng)功耗概述

由圖1可以看出，在0.18 μm以上工藝中，漏電功耗的影響很小，同動態(tài)功耗比可基本忽略。但是，到了65 nm工藝，漏電功耗已占到總功耗的35%～55%。當工藝下降到45 nm及以下工藝時，漏電功耗甚至可以占總功耗的一半[1]?？梢?，在此階段的超深亞微米工藝SoC設計中，漏電功耗是繼動態(tài)功耗之后的另一主要設計因素，而功耗的優(yōu)化已成為設計者在設計初期必須面對的挑戰(zhàn)之一。

圖1 不同工藝下功耗組成

按照理論公式，動態(tài)功耗[2]為：

其中f是系統(tǒng)工作頻率；A是跳變因子，即整個電路的平均翻轉(zhuǎn)比例；C是門電路的總電容；V是供電電壓；τ是電平信號上升/下降的時間；Pswitch是跳變功耗，是器件在工作過程中對電容充放電形成的；Pshortcircuit是短路功耗，是器件在工作時由電源到地形成的通路造成的?？梢姡档蛣討B(tài)功耗的主要方法是降低工作電壓、降低負載電容、降低開關活動性和降低時鐘頻率。

降低芯片靜態(tài)功耗的方法和動態(tài)功耗完全不同。芯片工作在休眠模式時，芯片內(nèi)部時鐘停止，門電路不發(fā)生翻轉(zhuǎn)，只有漏電流產(chǎn)生。靜態(tài)功耗為：

其中Panolog是SoC芯片中模擬電路部分的功耗；Pdigital是數(shù)字內(nèi)核部分的靜態(tài)功耗；Ppad是芯片管腳不工作時的靜態(tài)功耗。

2 動態(tài)功耗優(yōu)化方法

本章介紹流水線設計、存儲器分塊訪問、無復位端DFF寄存器的使用、系統(tǒng)時鐘門控以及后端物理低功耗實現(xiàn)等降低系統(tǒng)動態(tài)功耗的方法。

2.1 模塊低功耗設計方法

2.1.1 流水線設計

流水線技術是把規(guī)模較大、層次較多的組合邏輯電路分為幾個級，在每個級插入寄存器組暫存中間數(shù)據(jù)。K級的流水線是從組合邏輯的輸入到輸出有K個寄存器組，上一級的輸出是下一級的輸入而又無反饋的電路。

如圖2所示，無流水線操作時，經(jīng)過操作1和操作2，所需要的時間為(T1+T2)；在操作1和操作2之間插入流水，單級處理需要的時間為MAX(T1,T2)。若想二者達到相同的數(shù)據(jù)處理速度，無流水處理和有流水處理需要工作時鐘頻率比為(T1+T2)/MAX(T1,T2)?？梢?，流水線可以有效降低工作頻率，從而降低動態(tài)功耗。但需要注意，流水線技術需要插入寄存器，增加了面積，需要額外的時鐘驅(qū)動。因此，使用時應權(quán)衡得失靈活選擇。

圖2 流水線設計

2.1.2 存儲器分塊訪問技術

存儲器分塊訪問技術是將系統(tǒng)所需要一定容量的存儲器分成多塊，然后用高位地址線進行片選譯碼，使得每次對于RAM的操作節(jié)省了至少一半的訪問空間，而僅一半容量的RAM工作功耗遠小于一整塊RAM的功耗，不僅降低了數(shù)字集成電路的功耗，而且提高了系統(tǒng)指令的執(zhí)行速度。

2.1.3 無復位端寄存器

電路設計中，有些寄存器如用作臨時存儲的寄存器、數(shù)據(jù)傳輸寄存器等，根據(jù)功能需求對上電初始化時的初始值無要求，可以使用無復位端的DFF寄存器減小動態(tài)功耗的開銷。

2.2 系統(tǒng)時鐘門控設計方法

系統(tǒng)時鐘門控是將系統(tǒng)中不工作模塊的時鐘從根部實現(xiàn)時鐘門控，最大限度降低系統(tǒng)功耗。如圖3所示，系統(tǒng)由模塊A/B/C組成，時鐘根部節(jié)點由各自門控單元給出，模塊內(nèi)部是獨立的時鐘樹網(wǎng)絡。若其中有模塊不需要參與工作，將整個時鐘樹關閉，最大限度降低時鐘路徑的功耗和無效翻轉(zhuǎn)。

2.3 物理綜合實現(xiàn)低功耗策略

2.3.1 公因子提取

在邏輯綜合中，公因子提取是簡化邏輯網(wǎng)絡、降低電路實現(xiàn)成本的常用方法。一個函數(shù)通過化簡變形可以得到多種表達式，可以采用不同的邏輯結(jié)構(gòu)實現(xiàn)同一個函數(shù)。不同邏輯結(jié)構(gòu)的實現(xiàn)雖然可能在面積和時序上差別不大，但由于各個輸入信號的翻轉(zhuǎn)率不同，可能導致電路的功耗差別較大。因此，設計電路時，應該使翻轉(zhuǎn)率較高的信號驅(qū)動的負載盡量少，也就是使這些信號靠近輸出端，即經(jīng)過的器件盡量少。例如，函數(shù)F=ab+ac+cd，其中a的翻轉(zhuǎn)率假定為80%，信號b、c、d的翻轉(zhuǎn)率均為20%。a的活動性更強，對函數(shù)F進行化簡，使a盡量處在靠近輸出端的位置，即提取公因子a，化簡后的函數(shù)為F=a(b+c)+cd。信號少經(jīng)過一個與門，減少了電路翻轉(zhuǎn)，降低了功耗，提高了電路的穩(wěn)定性，如圖4所示[3]。在綜合時，通過讀入典型應用模式下的翻轉(zhuǎn)波形，獲得信號的翻轉(zhuǎn)率，由綜合工具自動優(yōu)化實現(xiàn)這一目的。

圖3 系統(tǒng)時鐘門控

圖4 公因子提取

2.3.2 邏輯時鐘門控

門控時鐘的設計方法是在寄存器處增加一個使能端。當使能有效時，時鐘正常工作；當使能無效時，時鐘保持固定電平，將電路中的一部分時序單元空閑下來，達到減小功耗的目的，如圖5所示。在綜合時，通過加入門控時鐘的選項實現(xiàn)這一目的。

圖5 邏輯時鐘門控

2.3.3 低功耗綜合腳本

在后端設計時，通過加入以下約束語句，實現(xiàn)低功耗物理綜合的目的。

/讀入典型應用模式下的saif波形，獲得信號的翻轉(zhuǎn)率/

read_saif -input work.saif -instance top

/設置動態(tài)功耗和靜態(tài)功耗優(yōu)化/

set_dynamic_optimization true

set_leakage_optimization true

/設置門控時鐘的風格，使用基于鎖存器的門控單元，上升沿觸發(fā)的寄存器使用GCKESFB8LERMX6門控單元，下降沿觸發(fā)的寄存器使用GCBESFB8LERMX6門控單元，對寬度大于等于8的寄存器陣列設置門控，門控單元驅(qū)動最大不超過64/

set_clock_gating_style-sequential_cell latchminimum_bitwidth 8-max_fanout 64 -positive_edge_logic{integrated:GCKESFB8LERMX6}-negative_edge_logic{integrated:GCBESFB8LERMX6}

/打開時鐘門控和深度self_gating門控選項/

compile_ultra-gate_clock-self_gating

3 靜態(tài)功耗優(yōu)化方法

3.1 數(shù)字內(nèi)核靜態(tài)功耗優(yōu)化

數(shù)字內(nèi)核部分的漏電功耗產(chǎn)生的主要來源是亞閾值電流、柵極電流以及源漏區(qū)反偏二極管電流[3]。降低內(nèi)核靜態(tài)功耗的主要方法是多閾值電壓技術和電源關斷技術。

3.1.1 多閾值電壓技術

多閾值電壓技術基于這一原理：低閾值電壓（LVT）單元漏電流較大，但工作頻率高、速度快；高閾值電壓（HVT）單元漏電流較小，但工作頻率低、速度慢。

物理設計工具充分利用這些庫對設計的時序和功耗同時進行優(yōu)化，因而多閾值電壓技術的基本方法是：在時序關鍵路徑上使用RVT和LVT單元來滿足時序要求，在非時序關鍵路徑上使用RVT和HVT單元來滿足漏電功耗最小化。表1以SMIC 55nm LL工藝庫NAND2（二輸入與非門）和NOR2（二輸入或非門）在TT環(huán)境下為例作比較[4]。

表1 邏輯門在三種閾值下面積、時序和功耗比較

由表1可以看出，NAND2和NOR2邏輯門在3個閾值下面面積是相同的，時序在LVT下面最優(yōu)，在HVT下面最差；相反地，邏輯門在HVT庫靜態(tài)功耗最小，在LVT庫中靜態(tài)功耗最大。在后端物理綜合時，通過低功耗約束手段在非關鍵路徑使用高閾值和標準閾值的門單元，降低數(shù)字內(nèi)核的漏電功耗。

3.1.2 電源門控技術

電源門控技術是把處于休眠模式狀態(tài)的模塊供電電源關斷，選擇性地關斷芯片中某些模塊的供電而保持其他模塊的正常供電，將處于非工作狀態(tài)模塊的電源關斷以節(jié)省漏電功耗。

圖6 電源門控組成部分

具體實現(xiàn)組成部分如圖6所示。電源門控控制單元負責控制電源關斷區(qū)域的掉電和上電過程，保障掉電和上電不對其他功能區(qū)域造成影響；VDD/VSS是供給整個系統(tǒng)的電源地，MTCMOS單元是用來控制VDDV和VDD的通斷開關單元。輸入關斷區(qū)域的信號不需要隔離處理，從關斷區(qū)域輸出的信號需要加入隔離單元，即從掉電區(qū)域輸出的信號固定為“0”或者“1”，不影響其他模塊的正常工作。

電源門控實現(xiàn)的過程為：首先門控控制單元使能ISO_EN信號有效，將輸出信號鉗位在高電平或者低電平，然后將POWER_ONOFF信號拉低，MTCMOS單元逐級斷開VDDV和VDD的連接，POWER_ACK信號返回低電平，完成電源關斷。上電過程為：首先將POWER_ONOFF信號拉高，MTCMOS逐級打開VDDV和VDD的連接，POWER_ACK信號返回高電平，完成關斷區(qū)域的電源上電，然后再將ISO_EN信號拉低，隔離撤離，完成區(qū)域上電。

3.2 管腳PAD靜態(tài)功耗優(yōu)化

SOC芯片系統(tǒng)中，一般有幾十甚至上百個數(shù)字管腳。數(shù)字管腳的類型可以分為上拉PAD、下拉PAD和無上下拉PAD。系統(tǒng)使用中，為了使電路工作的狀態(tài)默認正確，使用許多上下拉PAD。圖7是上拉PAD示意圖，圖8是下拉PAD示意圖，上下拉電阻的阻值一般為30～50 kΩ。

圖7 上拉PAD

圖8 下拉PAD

如圖7所示，假設上拉PAD管腳由于外部輸入低電平或者作為輸出時輸出低電平，那么在PAD上會形成一個導通電流。以47 kΩ計算，導通電流為70 μA。同樣地，如圖8所示，下拉PAD由于外部輸入高電平或者作為輸出時輸出高電平，那么在PAD上同樣形成一個導通電流。以47 kΩ計算，導通電流同樣約為70 μA。因此，使用上下拉PAD管腳時，在休眠模式，若由于管腳電平狀態(tài)與上下拉模式不一致，會產(chǎn)生約為60～70 μA的導通電流，即存在一個這樣的導通電流，靜態(tài)低功耗設計將功歸一簣。因此，注意選擇上下拉PAD與休眠模式狀態(tài)電平的一致性。

3.3 模擬器件靜態(tài)功耗優(yōu)化

首先，模擬器件有工作模式和休眠模式兩種模式。系統(tǒng)應用時，需要數(shù)字電路配合在系統(tǒng)進入休眠狀態(tài)時，將模擬電路切換為休眠模式，僅產(chǎn)生最小的漏電流。有些模擬IP具備深度休眠模式，模式切換時需要進入深度休眠模式。

另一種方法，即當模擬電路比較大，即使切換為休眠模式產(chǎn)生的漏電也不可無視，在系統(tǒng)設計時，將模擬電路的外部供電與其他部分分開供電，當應用場景不使用該部分模擬電路時，將該部分電路實現(xiàn)外部電源關斷，完全不產(chǎn)生靜態(tài)功耗。

3.4 靜態(tài)功耗的變化

在深亞微米工藝下，漏電流隨著工作環(huán)境的變化如電壓、溫度，其漏電流值呈現(xiàn)數(shù)量級倍數(shù)的增長。下面以SMIC 55nm LL工藝庫NAND2（二輸入與非門）和NOR2（二輸入或非門）為例說明[4]，如表2所示。

從表2看出，電壓、溫度對漏電流的影響非常大，尤其在二者一起變化時，漏電流呈現(xiàn)數(shù)量級的變化。

表2 邏輯門在不同環(huán)境下漏電功耗比較 /μW

4 結(jié) 語

本文介紹了在深亞微米工藝下，通過在模塊設計、系統(tǒng)設計以及后端實現(xiàn)過程中采用的低功耗設計方法，基于文中闡述的相關低功耗設計方法和措施，將其成功應用于某款“核高基”超低功耗芯片，使用工藝為SMIC55nm LL。經(jīng)第三方測試機構(gòu)測試證明，SoC芯片的動態(tài)功耗和靜態(tài)功耗相比不引入低功耗設計策略均明顯降低，在手機、平板等手持設備上面具有廣泛的應用。

參考文獻：

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[4] Innopower Technology Corporation.SMIC 55nm Logic LL & eFlash SVT Process 7-Tracks Generic Core Cell Library[DB/OL].(2014-06-01)[2017-12-12].http://www.innopower-tech.com/eserviceii/web/aipDownload.do.