高職Verilog課程標準的設計與思考

鄭展

摘要：《Verilog》是高職電子信息專業(yè)一門重要的專業(yè)課程，如何上好這門課是高職電子信息類專業(yè)教師所要研究的一個重要課題。本文從《Verilog》課程質量標準設計的角度，探討了課程教學中的一些問題，并提供了若干教學實施中的小項目，與各位高職電子類專業(yè)同仁共勉。

關鍵詞：Verilog；電子信息；課程質量標準

一、課程設計思路

1.開設依據

本課程的開設是建立在電子信息企業(yè)硬件工程師一職的崗位需求上的。當前各電子信息企業(yè)在硬件工程師職位招聘上一般都明確指出求職者必須具備硬件語言與程序設計的能力。

2.內容選擇標準

本課程在內容選擇上的唯一標準就是：企業(yè)當前用到什么，我們就講什么。

3.內容載體設計思路

通過一個個小項目和小任務把教學內容貫穿其中。

4.教學模式

理論+實踐的模式，教、學、做一體化的模式。

二、課程內容與教學要求

1.課時分配表

2.項目設計（僅舉一例）

3.教學方法建議

綜合考慮教學效果和教學可操作性等因素，本課程選用項目化教學法。

項目化教學法是：以講授法、分組討論法、啟發(fā)引導、任務分化等基本的傳統教學方法為基礎，結合現代最流行的基于工作過程的項目化教學，將教學內容分化于各個項目，但又不會打碎內容之間的相互關聯。傳統結合現代，理論聯系實際，類似于中西醫(yī)結合，療效甚佳。

4.課程考核評價（僅以第一個項目為例）

三、結語

本文從課程內容的設計、教學項目的選用、課程考核體系的建立、教學方法的建議等四個方面簡單探討了《Verilog》這門課在高職教學實施中的一個思路，不足之處難免，期待與各位專業(yè)同仁共同完善進步。

參考文獻：

[1]Verilog語言第2版》王靜霞主編、電子工業(yè)出版社、2014年7月第二版

[2]《EDA技術與VerilogHDL設計》王金明主編、電子工業(yè)出版社、2013年7月第一版