《數(shù)字電子技術(shù)與邏輯設(shè)計(jì)》教學(xué)及考試方法改革的探索

王睿庭

【摘 要】針對(duì)目前《數(shù)字電子技術(shù)與邏輯設(shè)計(jì)》課程中存在的問題，進(jìn)行了教學(xué)與考試方法改革，發(fā)揮學(xué)生的主體作用和教師的引導(dǎo)作用，注重過程性考核。實(shí)踐表明，學(xué)生學(xué)習(xí)的興趣得到激發(fā)，主動(dòng)性和動(dòng)手實(shí)踐能力大大提高。

【關(guān)鍵詞】數(shù)字電子技術(shù)與邏輯設(shè)計(jì)；教學(xué)改革；考試方法改革；智力競(jìng)賽搶答器

中圖分類號(hào)： TN79-4 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 2095-2457（2018）03-0083-003

Exploration on the reform of teaching and method of

examination of digital electronic technology and logic design

WANG Rui-ting

（ College of Electronic Information and Electrical Engineering，

Tianshui Normal University， Tianshui，741001，China）

【Abstract】In view of the existing problems of the digital electronic technology and logic design course， we carried out the reform of teaching and method of examination. This exert the principal role of students and teachers' guide， pay more attention to the process of examination. Practice shows that students' interest in learning is stimulated. Initiative and hands-on practice ability is greatly increased.

【Key words】digital electronic technology and logic design； Teaching reform； Reform of method of examination； Responder of intelligence and competition

0 引言

《數(shù)字電子技術(shù)與邏輯設(shè)計(jì)》是高等院校電子信息類特別是電子信息工程專業(yè)學(xué)科中一門重要的基礎(chǔ)必修課，而目前大部分學(xué)校的教學(xué)內(nèi)容仍停留在講解以74系列器件為核心的手工分析和設(shè)計(jì)技術(shù)，而考試方法也只是傳統(tǒng)的試卷答題，殊不知這樣其實(shí)脫離了科技進(jìn)步和時(shí)代要求，忽略了對(duì)于學(xué)生實(shí)踐能力的培養(yǎng)，學(xué)生只擅長(zhǎng)紙面答題而動(dòng)手能力很差，從而偏離了最初的教學(xué)目標(biāo)和教學(xué)要求，是有悖于我們培養(yǎng)應(yīng)用型創(chuàng)新人才的。就此，筆者結(jié)合本校本專業(yè)的教學(xué)實(shí)際，對(duì)電子信息工程專業(yè)《數(shù)字電子技術(shù)與邏輯設(shè)計(jì)》這門課做了教學(xué)及考試方法改革方面的探索。

1 教學(xué)改革

從14級(jí)電子信息工程專業(yè)開始，《數(shù)字電子技術(shù)與邏輯設(shè)計(jì)》這門課設(shè)置在大二第3學(xué)期，理論授課64學(xué)時(shí)，實(shí)驗(yàn)16學(xué)時(shí)。筆者對(duì)教學(xué)內(nèi)容作了改進(jìn)，將理論授課的64學(xué)時(shí)分成兩大部分，48學(xué)時(shí)用于講解傳統(tǒng)數(shù)字電子技術(shù)的基礎(chǔ)知識(shí)，重點(diǎn)在邏輯門、邏輯代數(shù)、組合邏輯電路的手工分析和設(shè)計(jì)及典型電路、觸發(fā)器以及時(shí)序邏輯電路的手工分析和設(shè)計(jì)及典型電路；16學(xué)時(shí)用于講解現(xiàn)代自動(dòng)化設(shè)計(jì)方法，采用原理圖設(shè)計(jì)和Verilog HDL相結(jié)合的設(shè)計(jì)方法實(shí)現(xiàn)組合電路和時(shí)序電路的自動(dòng)化設(shè)計(jì)。重點(diǎn)使學(xué)生掌握原理圖輸入的設(shè)計(jì)方法。

2 考試方法改革

擯棄傳統(tǒng)試卷答題的考試方法，減少對(duì)于傳統(tǒng)數(shù)字電子技術(shù)相關(guān)理論的考核，適應(yīng)時(shí)代要求，側(cè)重于考核學(xué)生對(duì)于現(xiàn)代數(shù)字電路自動(dòng)化設(shè)計(jì)與分析的能力，旨在培養(yǎng)學(xué)生的實(shí)踐能力，激發(fā)創(chuàng)新意識(shí)，增強(qiáng)自主創(chuàng)新能力。從14級(jí)電子信息工程專業(yè)開始，考試擬采用學(xué)生分組完成設(shè)計(jì)并答辯的方式?？荚囋?2周給學(xué)生公布設(shè)計(jì)題目，2人一組，根據(jù)題目要求用FPGA開發(fā)板完成設(shè)計(jì)，考試時(shí)學(xué)生先進(jìn)行講解并在開發(fā)板上演示，由監(jiān)考教師提問、學(xué)生答辯，最終根據(jù)每組設(shè)計(jì)完成情況及有無創(chuàng)新，組內(nèi)成員分工及答辯情況評(píng)定成績(jī)。

3 設(shè)計(jì)實(shí)例

下面筆者通過一個(gè)智力競(jìng)賽搶答器的設(shè)計(jì)實(shí)例來說明改革的實(shí)施及效果。給學(xué)生公布的設(shè)計(jì)內(nèi)容和要求如下：

設(shè)計(jì)一個(gè)4人智力競(jìng)賽搶答器。設(shè)置一個(gè)主持人“復(fù)位”按鈕，主持人復(fù)位后，開始搶答，當(dāng)某一選手首先按下?lián)尨痖_關(guān)時(shí)，相應(yīng)指示燈亮，數(shù)碼管顯示搶答得勝的選手號(hào)，此時(shí)搶答器不再接受其他輸入信號(hào)，使除第一搶答者外的按鈕不起作用，主持人復(fù)位后，重新開始搶答。

擴(kuò)展功能：

（1）搶答時(shí)間有限制，如10S，搶答成功時(shí)伴有聲音鳴叫指示；

（2）增加答題環(huán)節(jié)，具有倒計(jì)時(shí)及計(jì)分功能。

（3）進(jìn)一步增加至6人或8人搶答。

設(shè)計(jì)題目分為基本要求和擴(kuò)展功能兩部分。只完成基本要求的按及格評(píng)分，完成擴(kuò)展功能越多及自己有創(chuàng)新的得分越高。未實(shí)現(xiàn)基本要求的不允許參加考核答辯。

學(xué)生接到題目之后便開始查找資料，參閱文獻(xiàn)，提出設(shè)計(jì)方案。要求用到74系列芯片的設(shè)計(jì)必須用Multisim軟件仿真完成。圖1所示是用Multisim軟件對(duì)于4人智力競(jìng)賽搶答器的仿真結(jié)果。

S5為主持人“復(fù)位”鍵，低電平有效，S1至S4對(duì)應(yīng)1～4號(hào)選手按鍵，高電平有效，采用的是74LS175四位寄存器方案。當(dāng)然，從圖中可見，只完成了設(shè)計(jì)題目的基本要求。

與《數(shù)字電子技術(shù)與邏輯設(shè)計(jì)》配套的有《數(shù)字電路綜合設(shè)計(jì)》課程設(shè)計(jì)，為期兩周，共計(jì)24學(xué)時(shí)，這是學(xué)生能完成相應(yīng)設(shè)計(jì)題目的保障。在《數(shù)字電路綜合設(shè)計(jì)》開始會(huì)給學(xué)生講解用FPGA開發(fā)板實(shí)現(xiàn)8位數(shù)碼管的動(dòng)態(tài)掃描顯示、分頻的實(shí)現(xiàn)及蜂鳴器的用法等知識(shí)，后面留給學(xué)生時(shí)間完成自己的設(shè)計(jì)題目。

考核的要求之一是必須用Quartus Ⅱ軟件完成設(shè)計(jì)，并最終下載到開發(fā)板上測(cè)試驗(yàn)證。學(xué)生對(duì)于如何將自己的Multisim仿真轉(zhuǎn)到Quartus Ⅱ軟件完成存在或多或少的疑問，這時(shí)候，筆者會(huì)給學(xué)生強(qiáng)調(diào)，只需將Multisim下面的按鍵或單刀雙擲開關(guān)去掉，輸出的LED燈及數(shù)碼管也去掉，Quartus Ⅱ下取而代之的是輸入輸出管腳，因?yàn)殚_發(fā)板上面FPGA和開關(guān)、LED燈及數(shù)碼管等等的線已經(jīng)連好了，我們只需要做的就是分配引腳，就是把你的設(shè)計(jì)端口對(duì)應(yīng)到某個(gè)輸入或者輸出上。圖2所示是Quartus Ⅱ軟件下實(shí)現(xiàn)的對(duì)應(yīng)圖1 4人智力競(jìng)賽搶答器的Multisim仿真的邏輯電路部分，電路得到了大大簡(jiǎn)化。74系列芯片取而代之的是Quartus Ⅱ軟件下的74系列宏模塊。

74LS48顯示譯碼器的邏輯功能可以用Verilog HDL很方便地實(shí)現(xiàn)，如圖3所示。當(dāng)然，對(duì)于Verilog HDL的基礎(chǔ)語法知識(shí)不必過多去強(qiáng)調(diào)，只需要讓學(xué)生能按照格式去套用，明白case語句的使用方法就可以了。

最終完成的頂層設(shè)計(jì)如圖4所示。

可見，本例采用了原理圖設(shè)計(jì)和Verilog HDL相結(jié)合的設(shè)計(jì)方法，這也是推薦給學(xué)生最有效、直觀便捷的方法。

4 結(jié)語

經(jīng)過三年多教學(xué)改革及考試方法改革的探索和實(shí)施，目前已初見成效，學(xué)生學(xué)習(xí)的興趣得到激發(fā)，主動(dòng)性和動(dòng)手實(shí)踐能力大大提高，然而，能完成擴(kuò)展功能設(shè)計(jì)或自己有創(chuàng)新的學(xué)生比較少，還需加強(qiáng)培養(yǎng)學(xué)生的創(chuàng)新能力，進(jìn)一步改進(jìn)教學(xué)。

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