數字通信信號載頻實時估計算法與實現(xiàn)

中國人民解放軍32090部隊　安佰強　周　強　董旭明　楊鐵新

0　引言

載頻是數字通信信號最基本的參數之一，對載頻進行實時、準確的估計，是對通信信號進行調制識別和分析，對通信設備進行有效偵察和干擾的前提。關于載頻的估計，已經有很多成熟的算法，但這些算法不是需要調制類型等先驗知識，就是計算方法復雜，不利于進行實時估計。本文通過對常用的時域載頻估計法和頻域載頻估計法進行對比分析，并對頻域載頻估計法中的頻率居中法進行改進，以最少的計算資源獲得最大的載頻估計精度，并且非常容易在FPGA上實現(xiàn)。

1　基本原理

時域法載頻估計，通過計量一定數量的信號周期總共占有多長時間來推算載波的頻率。設對接收到的信號以fs的頻率進行采樣，數出一段信號極性改變n次的時間，設這段時間有m個采樣點，即這段時間為m/fs，則信號的載頻可以估計為：

由于m為整數個采樣時鐘周期，因此對時間計量的最大精度為一個采樣時鐘周期，所以載頻估計的相對精度為，當m較小時，誤差會很大。

頻域法載頻估計，對接收到的信號做FFT變換，將時域信息變換成頻域信息。頻譜上的峰值對應的頻率點即為信號載頻。設采樣頻率為fs，傅立葉變換點數為N點，頻譜峰值對應頻點為m，則載頻為：

利用這種方法估計載頻，理論上的估計精度為：

隨著FFT變換點數N的增加，載頻精度也會隨之提高。但實際上，這種方法沒有充分利用其它頻點的信息，在有噪聲時很難精確估計載頻。

頻率居中法是基于上述方法的一種改進，它充分利用了各個頻點所攜帶的頻率信息，具有精度高、受噪聲影響小的特點。其計算公式為：

式中，Z(i)為信號的FFT變換，fs為采樣頻率，N為FFT變換點數。

頻率居中法實際上是依據頻譜峰值左右的對稱性來估計載頻的。這種方法雖然提高了估計精度和抗噪聲能力，但同樣具有一定的局限性。如圖1所示，當頻率峰值接近頻譜邊緣時，頻譜峰值的對稱性會遭到破壞，從而產生較大誤差。

圖1　頻率居中法載頻估計

改進頻率居中法，令at =max(Z)，以at/ 2和at/ 4為門限，截取頻譜譜峰對稱性較好的中間一段數據，再按（3）式進行計算，可表示為：

采用這種方法，在頻譜譜峰對稱性受到破壞的情況下，仍能夠比較精確的估計出信號的載波頻率。

2　算法仿真

以QPSK調制信號為例，在不同的噪聲條件下分別用兩種方法對QPSK調制信號進行載頻估計。

假設信號載頻fc=25MHz，碼元速率fd=1MHz，采樣頻率fs=100MHz，每個噪聲條件下積累50次估計結果并求平均值。仿真結果如圖2所示。

圖2　時域法與改進的頻率居中法載頻估計抗噪性能比較

通過仿真對比分析可得，在較高的信噪比下，時域法和改進的頻率居中法對信號載頻的估計精度相差不大，但隨著信噪比的降低，時域法估計誤差明顯增大，而改進的頻率居中法變化不大。在信噪比低于0dB的情況下，頻率居中法仍可以較好的估計出載波頻率。

3　在FPGA上的實現(xiàn)

數字通信信號經過采集處理以后，以I、Q兩路正交信號的方式傳輸到FPGA上，其中每路信號以16bit有符號二進制數表示。載頻估計算法的實現(xiàn)流程如圖3所示。圖中對應變量符號的數字代表變量符號所使用的二進制位數。

由圖3所示中可以看出，整個計算流程主要包括一個FFT模塊、三個乘法模塊和一個除法模塊，這些都是占用FPGA資源較多的模塊，可以直接使用Xilinx提供的IPCore，其中FFT的IPCore設置為流水線工作模式，并選擇“Scaled”。其它IPCore都支持流水線處理方式。

圖3　載頻估計流程圖

圖中輸出結果fcn對應為FFT的頻譜點數，換算成載頻為。在本系統(tǒng)中，F(xiàn)FT設置為2048點，即N= 2048，采用改進的頻率居中法來估計載頻，誤差應該小于fs/N，繼而推斷出可以采用16bit二進制數表示fcn，其中高11bit代表整數部分，低5bit代表小數部分。對整數和小數位的設置可以通過除法的IPCore完成。

載頻估計的輸入是兩路正交I、Q信號，各用16bit二進制符號數表示，經過FFT傅立葉變換求出頻譜后，用32bit二進制無符號數表示頻譜幅度Z。i的最大取值為N/ 2-1，即1023，可以用10bit二進制無符號數表示。因此，乘法模塊Z(i)●i的兩路輸入信號的位寬分別為32bit和10bit。在之后的求和過程中，信號的位寬還會增加，除法模塊的輸入位寬也會隨之增大。這些增加的位寬超出了計算結果fcn的需要，使得采用的乘法和除法IPCore浪費了大量的資源。

可以通過優(yōu)化算法來節(jié)約這部分資源。載頻的估計，關鍵在于求頻譜譜峰所對應的頻點位置，對譜峰的幅度并不關心。因此，在計算頻譜時可以不使用占用資源較大的乘法器，而直接將經過FFT變換的兩路正交信號取絕對值相加。通過這種方法不僅節(jié)約了資源，而且降低了數據位寬，進而降低了后續(xù)計算模塊使用的資源。優(yōu)化后的算法流程如圖4所示。

圖4　優(yōu)化的載頻估計流程圖

優(yōu)化前后使用資源的情況如表1所示。

表1　載頻估計算法優(yōu)化前后資源使用比較

從表中可以看出，對算法做適當的優(yōu)化，可以節(jié)約大量的片上資源，并降低算法的實現(xiàn)難度。在ISE11.3版本中的除法IPCore，被除數和除數位寬最大為32bit。因此需要對輸入的位寬做取舍，選擇被除數位寬32bit，除數位寬22bit。雖然優(yōu)化前后的除法IPCore使用資源相同，但是優(yōu)化前除法輸入位寬舍去的比優(yōu)化后的要多，其計算精度不如優(yōu)化后的除法模塊。

4　結論

本文提出的優(yōu)化的頻率居中法可以在較高的信噪比下對通信信號進行載頻實時估計，在FPGA中實現(xiàn)時，能夠降低算法實現(xiàn)難度，節(jié)約片上資源。

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