基于多總線的數(shù)據(jù)處理平臺架構(gòu)設(shè)計

孫德榮

摘要

本文提出了一種以RapidIO高速總線為核心配合Aurora、10Gb以太網(wǎng)和PCI Express等多種高速串行總線為輔助的通用數(shù)據(jù)處理平臺架構(gòu)的實現(xiàn)方案。該方案充分利用了各種高速總線的優(yōu)缺點，進行了優(yōu)勢互補。該平臺架構(gòu)兼容性好，基本上可以嵌入目前市場上的主流處理芯片，而且架構(gòu)實現(xiàn)靈活，擴展性好，可以滿足當前絕大部分的嵌入式信號信息處理的需求。

【關(guān)鍵詞】RapidIO Aurora 10Gb以太網(wǎng) PCIExpress 數(shù)據(jù)處理 高速串行總線

1 前言

隨著數(shù)字信號處理理論的發(fā)展和處理器技術(shù)的進步，越來越多的設(shè)備對于信號與信息的處理需求更加的依賴，而大量的數(shù)據(jù)運算又必須依賴于高速的輸入輸出總線，由于各種數(shù)據(jù)的來源和輸出的差別，因此對于總線的要求又不盡相同，因此一個支持多總線的彈性可擴展的數(shù)據(jù)處理平臺架構(gòu)變得更加必要。

2 新一代高速總線技術(shù)

隨著信號處理能力的不斷提升，數(shù)字器件間的數(shù)據(jù)傳輸交換速率己上升到相當高的階段，以Aurora、PCI Express、10Gb Ethernet、Serial RapidIO為代表的一系列高速互聯(lián)技術(shù)得到了迅速的發(fā)展，高速電源完整性、信號完整性仿真及設(shè)計技術(shù)的發(fā)展和普及，使得高速信號互聯(lián)和交換變成了可能。

Aurora協(xié)議是一種新型的點到點串行協(xié)議，它是一種可拆減、輕負載的鏈路層協(xié)議。Aurora協(xié)議具有有效低延遲特性，實現(xiàn)只需占用相當少的邏輯資源，它采用8B/10B編碼或64B/66B編碼方式，有效增加了帶寬吞吐率，非常適合于板內(nèi)的FPGA之間串行數(shù)據(jù)流的傳輸。

PCI Express協(xié)議由傳統(tǒng)的PCI協(xié)議發(fā)展而來，采用類似PCI方式的樹形拓撲結(jié)構(gòu)，處理器通過根復用器與葉子節(jié)點進行通信。在通用數(shù)據(jù)處理平臺中適合連接只具有PCIExpress不具備Serial RapidIO接口的模塊接口。

2002年IEEE批準了lOG以太網(wǎng)的標準802.3ae，進一步確定了以太網(wǎng)在局域網(wǎng)中的霸主地位。萬兆以太網(wǎng)對于以往的千兆以太網(wǎng)具有絕對的優(yōu)勢，但其又是基本上承襲了千兆以太網(wǎng)技術(shù)，因此在用戶普及率、使用方便性、網(wǎng)絡(luò)互操作性及簡易性上皆占有極大的引進優(yōu)勢，用戶不必擔心既有的程序和服務(wù)是否受到影響，升級的風險非常低。萬兆以太網(wǎng)具有更高的帶寬和更遠的傳輸距離（最長傳輸距離可達40公里），特別適合機架間的數(shù)據(jù)傳輸。萬兆以太網(wǎng)采用TCP/IP通信協(xié)議軟件通信，由于TCP/IP協(xié)議需要相當大的CPU處理帶寬開銷，使得實時性難以得到保證。因此只適用于實時性要求不高的應(yīng)用場合。

Serial RapidIO是一個開放的標準，是一種新型的高性能、低引腳數(shù)、基于分組交換的互聯(lián)體系結(jié)構(gòu)。協(xié)議采用包交換技術(shù)，在網(wǎng)絡(luò)處理器、中央處理器、數(shù)字信號處理器和FPGA之間的通信具有高速、低延遲、穩(wěn)定可靠的互連性。Serial RapidIO采用三層分級體系：邏輯層、傳輸層和物理層。其中邏輯層位于最高層，定義了操作協(xié)議和包的格式，它們?yōu)槎它c器件發(fā)起和完成事物提供必要的信息;傳輸層在中間層，定義了包交換、路由和尋址機制;物理層在整個分級結(jié)構(gòu)的底層，定義了電氣特性、鏈路控制和低級錯誤管理等。

Serial RapidIO協(xié)議具有靈活的拓撲特性，可支持點對點、交換網(wǎng)絡(luò)、分布式交換等拓撲形式，非常適合嵌入式處理器間通信，是理想的分布式多處理器（DMP）通信協(xié)議。如圖1所示。

3 通用數(shù)據(jù)處理平臺硬件架構(gòu)

基于對上述各種高速串行總線協(xié)議的分析，根據(jù)選擇合適的傳輸協(xié)議傳輸合適的信號的思路，得出一個總線協(xié)議選擇的方案：對于低延遲的前端采樣模塊到后端FPGA的傳輸互聯(lián)，選用Aurora協(xié)議;對于X86系列通用處理器的接口，選用PCI Express協(xié)議;FPGA、ESP、PowerPC等多處理器間的通信互聯(lián)，選用Serial RapidIO協(xié)議，備份總線為10Gb以太網(wǎng);對于外部接口、控制與調(diào)試，選用Gb以太網(wǎng)協(xié)議。

依此標準，本文提出了一種通用的數(shù)據(jù)處理平臺硬件架構(gòu)。硬件機箱采用標準的6UVPX工控機機箱，配備信號接收激勵模塊、通用信號預處理模塊、通用信息處理模塊、通用數(shù)據(jù)處理模塊、接口IO模塊、通用處理器主板。如圖2所示。

信號接收激勵模塊完成信號的采集和發(fā)射，通用信號預處理模塊完成采集和發(fā)射信號的預處理，通用信息處理模塊完成信號和信息的進一步處理，通用數(shù)據(jù)處理模塊完成大數(shù)據(jù)量的運算，接口IO模塊完成數(shù)據(jù)處理平臺的對外接口，包括光纖、千兆以太網(wǎng)等接口，通用處理器主板完成處理機環(huán)境的監(jiān)控，用戶界面等。

信號接收激勵模塊與模擬中頻前端接口，模擬信號通過AD，DA變換，將數(shù)據(jù)通過FPGA的Aurora接口傳遞到通用信號預處理模塊的FPGA處理器上，通用信號預處理模塊的FPGA與通用信息處理模塊上的FPGA也通過Aurora接口相連。通用信號預處理、通用信息處理、通用數(shù)據(jù)處理、接口IO模塊和處理器主板等主要運算模塊的各個處理器均采用Serial RapidIO進行分布式互聯(lián)。其中通用處理器主板的CPU為通用X86架構(gòu)CPI，僅具備PCI Express接口，不具備Serial RapidIO接口，因此在處理器主板的后插板上設(shè)計PCIExpress轉(zhuǎn)SRIO的橋模塊，通過橋芯片，將通用處理器主板接入Serial RapidIO網(wǎng)絡(luò)。各模塊上的通用處理器均具備千兆以太網(wǎng)接口，便于網(wǎng)絡(luò)互聯(lián)和調(diào)試。

通用數(shù)據(jù)處理平臺架構(gòu)設(shè)計的優(yōu)勢在于具有高速分布式串行總線交換能力。由于Serial RapidIO采用包交換的形式，不太適合傳遞數(shù)據(jù)流形式的采樣數(shù)據(jù)，因此在FPGA之間采用具有低延遲特性的Aurora總線傳輸高速采樣數(shù)據(jù)流。在各處理器之間，包括FPGA、DSP、PowerPC，采用具有高傳輸帶寬的高速串行總線Serial RapidIO進行數(shù)據(jù)互聯(lián)互通，可通過分布式交換方式，通過交換芯片進行高速數(shù)據(jù)互聯(lián)，最高傳輸速率為4×6.25Gbps。能滿足現(xiàn)階段要求的各種數(shù)據(jù)傳輸要求。同時，將通用處理器主板集成入數(shù)據(jù)處理平臺，其上運行Windows操作系統(tǒng)，使得數(shù)據(jù)處理平臺不再是一臺獨立的專用設(shè)備，而具備良好的用戶界面和具備對處理機監(jiān)控、數(shù)據(jù)處理記錄的能力。

4 高速多重總線協(xié)議背板設(shè)計

采用Aurora總線協(xié)議的高速串行數(shù)據(jù)流信號的數(shù)據(jù)吞吐量大于1Gbps，采用SerialRapidIO的數(shù)據(jù)流單線數(shù)據(jù)吞吐量為6.25Gbps，采用PCI Express協(xié)議的數(shù)據(jù)流吞吐量為

2.5 Gbps。因此在背板設(shè)計首先需要考慮到的是高速信號的傳輸。通過建立高速信號線的仿真和測試環(huán)境，使用Agilent ADS軟件對高速信號的傳輸進行仿真分析，通過對S參數(shù)的分析，對印制板線長、線寬、過孔、連接器等環(huán)節(jié)進行規(guī)定。通過分析十仿真信號線的阻抗參數(shù)（TDR參數(shù)），分析信號通過連接器、信號線、過孔等對信號造成的影響。在連接器出添加信號激勵源，仿真測試信號線的眼圖，得到眼寬、眼高、上升時間、下降時間等重要參數(shù)，同時套用協(xié)議模板，保證信號線不進入眼圖模板的范圍內(nèi)，以證明信號質(zhì)量合格。使用ADS軟件對多重協(xié)議總線的高速信號線進行分析，分析多對信號線之間相互造成的影響，以此確認多重總線協(xié)議背板設(shè)計的可行性。然后可以進行PCB投板加工，并在收到加工后使用高速示波器、阻抗分析儀等設(shè)備對印制板進行測試，將測試結(jié)果與仿真結(jié)果進行對照，確認印制板加工帶來的誤差，對于誤差過大的印制板應(yīng)重新制作。如圖3所示。

5 結(jié)語

本文介紹了一種基于RapidIO、Aurora、IOGbE以太網(wǎng)、PCI Express多種高速串行總線的新一代通用數(shù)據(jù)處理平臺硬件架構(gòu)實現(xiàn)方案。該方案以高速串行RapidIO作為數(shù)據(jù)處理平臺分布式高速總線互聯(lián)交換的核心，10GbE以太網(wǎng)為備用總線，以基于Aurora協(xié)議的高速數(shù)字中頻信號作為數(shù)字前端接口，以Gb以太網(wǎng)作為各功能模塊的外部IO接口和調(diào)試接口，以PCI Express作為將通用處理器接入RapidIO網(wǎng)絡(luò)的通道。通過高速多總線背板和交換芯片進行分布式交換，以大規(guī)模集成電路FPGA、高速DSP、高性能PowerPC為數(shù)據(jù)處理平臺的處理核心，構(gòu)建了一種具有強大信號處理能力的通用多功能數(shù)據(jù)處理平臺硬件架構(gòu)。該種架構(gòu)可廣泛應(yīng)用在航空航天、通信、雷達等領(lǐng)域。

參考文獻

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