一種高分辨率積分輸出的A/D轉(zhuǎn)換電路的設(shè)計

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(1.北京自動化控制設(shè)備研究所，北京100074; 2.北京振興計量測試研究所，北京100074;3.海軍指揮學(xué)院，南京210016 )

0 引言

石英撓性加速度計是慣性導(dǎo)航系統(tǒng)的關(guān)鍵部件之一。在慣性導(dǎo)航系統(tǒng)中，需要先對加速度計輸出的模擬信號進行高分辨率的模數(shù)轉(zhuǎn)換(簡稱A/D轉(zhuǎn)換)，然后進行數(shù)字處理[1]。隨著現(xiàn)代集成電子技術(shù)的高速發(fā)展，未來的A/D轉(zhuǎn)換電路將具有“高低寬”的特點，包括高速、高分辨率、高精度、高穩(wěn)定性、低功耗、低電壓、低成本、小體積、模塊化、寬轉(zhuǎn)換范圍、寬溫度特性、兼容通信總線等眾多特點。

A/D轉(zhuǎn)換的分類方式很多，一般有積分型(雙積分式、多斜式)、比較型(逐次比較式、余數(shù)再循環(huán)逐輪比較式、并行比較式、流水線式)、電荷平衡型(電壓/頻率、電流/頻率)和Σ-Δ調(diào)制型這四種模式。

A/D轉(zhuǎn)換的工序一般為：1)采樣。按數(shù)字信號的節(jié)拍，對被轉(zhuǎn)換的模擬信號采取樣品。2)保持。將采樣脈沖的幅值保持住，直至下一次采樣時刻到來。3)量化。將采樣的階梯信號按A/D轉(zhuǎn)換位數(shù)劃分成若干層，按照取整舍零的原則對階梯信號進行處理的過程。4)編碼。量化后的信號經(jīng)過編碼成為計算機使用的數(shù)字信號。

目前，市面上有多種高達16位的雙積分式ADC通用集成電路芯片產(chǎn)品，一般都配有并行或串行輸出接口[2]。

逐次比較型ADC專用IC的分辨率可達18位，采樣速率達幾個MHz(如16位、3MSPS的AD7621；18位、2MSPS的AD7641等)，通常多數(shù)IC器件采用標(biāo)準(zhǔn)串行接口(I2C或SPI)輸出數(shù)據(jù)。此外，單片機內(nèi)嵌ADC也多屬于8～12比特的比較式ADC[3]。

并行比較式ADC又稱快閃ADC，是目前轉(zhuǎn)換速度最快的ADC，采樣速率能達到1GSPS，用于快速數(shù)據(jù)采集系統(tǒng)。由于電路需要大量的精密電阻和很大的邏輯陣列，受工藝水平及高精度、高密度集成的限制，其分辨率不易做高。目前，市面上有10位的并行比較式ADC通用集成電路產(chǎn)品[4-5]。

流水線型ADC又稱管道型(pipelined)ADC，最高分辨率可達14位，采樣率可達到10MSPS～100 MSPS量級。8位低分辨率的流水線型超高速ADC的采樣速率甚至可達到2GMSPS量級。流水線型ADC主要適用于視頻、雷達、通信、數(shù)字示波器、光譜分析儀等領(lǐng)域的高速、低精度測量[6-7]。

電荷平衡型V/F通常采用專用VFC 芯片完成，如AD650、AD7742等[8]。

Σ-Δ型ADC的轉(zhuǎn)換分辨率與轉(zhuǎn)換精度很高，電路組成簡單，幾乎都為數(shù)字架構(gòu)，因此便于集成。但受轉(zhuǎn)換速率的限制，這種轉(zhuǎn)換器僅適用于對較低頻率信號的高精度轉(zhuǎn)換。目前，市面上已有許多標(biāo)準(zhǔn)化小型封裝的Σ-Δ型ADC通用型芯片，例如AD771X系列、CSXX系列產(chǎn)品[9]。

電壓/頻率轉(zhuǎn)換電路(簡稱V/F轉(zhuǎn)換電路)屬于一種A/D轉(zhuǎn)換電路，是慣導(dǎo)系統(tǒng)的重要部件之一，在慣性導(dǎo)航系統(tǒng)中與加速度計串聯(lián)，將加速度計的輸出電流轉(zhuǎn)換成與其成正比的數(shù)字脈沖信號，以適應(yīng)導(dǎo)航計算機計數(shù)器接口的計數(shù)需要。作為導(dǎo)航計算機計數(shù)器的前向接口電路，轉(zhuǎn)換電路應(yīng)具有高轉(zhuǎn)換精度、高分辨率、高穩(wěn)定性、寬轉(zhuǎn)換范圍及良好的溫度特性。為了滿足系統(tǒng)對X、Y、Z三個方向加速度信號的轉(zhuǎn)換需要，一套V/F轉(zhuǎn)換電路板包括三路同樣的轉(zhuǎn)換電路[10]。

普通的電荷平衡式V/F轉(zhuǎn)換電路在系統(tǒng)應(yīng)用中存在的矛盾是：一方面，由于電路精度與最大輸出頻率成反比關(guān)系，限制了電路的最高工作頻率，對一定范圍輸入就是限制了最大刻度系數(shù)；另一方面，為使系統(tǒng)有足夠的動態(tài)精度，保證輸入信號很小時，導(dǎo)航周期內(nèi)的采樣值足夠大，希望電路刻度系數(shù)越大越好，使得慣導(dǎo)系統(tǒng)在長時間處于小加速度的情況下也能保證足夠的計算精度。采用普通的方案無法徹底解決這一對矛盾，只有采用折衷方案，在精度與速度間尋找平衡，從國內(nèi)目前水平來看，能達到512kHz頻率輸出、精度10-4已經(jīng)有相當(dāng)難度了。

本文提出了一種高分辨率積分輸出的A/D轉(zhuǎn)換電路方案，其基本原理是采用電荷平衡與A/D轉(zhuǎn)換復(fù)合計算，綜合利用電荷平衡的積分特性保證電路的長時間累計精度；同時，利用A/D轉(zhuǎn)換的及時性提高了電路輸出速率。電路的等效輸出頻率正比于電荷平衡頻率與A/D轉(zhuǎn)換精度的乘積，假如采用10kHz、12位A/D，其等效輸出頻率最大可達4096×10kHz=40MHz，精度取決于電荷平衡精度和A/D轉(zhuǎn)換精度，其中電荷平衡電路僅工作在較低的頻率上(如10kHz左右)，從傳統(tǒng)V/F設(shè)計經(jīng)驗可以知道其設(shè)計精度容易得到保證。

1 電路工作原理

1.1 基本構(gòu)成及工作原理

積分輸出A/D轉(zhuǎn)換電路設(shè)計的基本原理如圖1所示。

圖1 積分輸出A/D轉(zhuǎn)換電路原理示意圖Fig.1 The scheme of A/D converter circuittheory for integral output

積分輸出A/D轉(zhuǎn)換電路與傳統(tǒng)V/F轉(zhuǎn)換器的相同之處是基于電荷平衡的工作原理，包含積分器、電流源、電子開關(guān)、邏輯電路等基本部分，通過開關(guān)控制電流源的通斷實現(xiàn)積分器上的電荷平衡，從而獲得輸入電壓的量化值。但是，積分輸出A/D轉(zhuǎn)換電路作為一種自校準(zhǔn)數(shù)字輸出V/F轉(zhuǎn)換器，還包含輸入切換開關(guān)、14位高速A/D轉(zhuǎn)換器、計數(shù)器、Nios II軟核、串行通信接口等部件,從而實現(xiàn)電路的自校準(zhǔn)、計數(shù)、輸出等功能。

該電路的工作原理是：積分器對輸入電流積分，同時A/D轉(zhuǎn)換器定時進行A/D轉(zhuǎn)換，處理器判斷轉(zhuǎn)換結(jié)果，一旦積分器電壓超出設(shè)定值，則啟動平衡回路，釋放一個當(dāng)量的電荷，同時輸出累加器增加額定數(shù)值，如此回路始終處于平衡狀態(tài)，而處理器內(nèi)部的輸出累加器則不斷累計，累加值乘以權(quán)數(shù)與當(dāng)前A/D轉(zhuǎn)換器數(shù)值之和為系統(tǒng)取樣周期內(nèi)的加速度值。系統(tǒng)在取樣時間定時取走此值，清除輸出累加器為零，為下次累加做準(zhǔn)備。理論上，由于積分器的作用，不存在電荷丟失，即不存在累計誤差。如果圖1所示的A/D轉(zhuǎn)換器退化成一位轉(zhuǎn)換器就是比較器，A/D轉(zhuǎn)換和數(shù)字處理時間忽略不計，則電路退化成目前常用的V/F轉(zhuǎn)換電路。

從電路的工作原理可以看出，電路內(nèi)部工作在一個A/D采樣、判斷、反饋的時序中，電路只有完成一個工作時序才能更新一次輸出數(shù)據(jù)，這樣會對輸出的實時性有一定影響，因此電路的處理器內(nèi)部必須以相對于輸出數(shù)據(jù)刷新頻率更高的采樣速率進行更新。為了滿足1ms的慣導(dǎo)采樣周期，處理器內(nèi)部工作頻率一般要大于10kHz，保證數(shù)據(jù)在0.1ms內(nèi)及時輸出。當(dāng)然，對于10kHz的速率，無論是積分器還是數(shù)字邏輯運算都是比較容易實現(xiàn)的。

1.2 輸出頻率的算法

普通V/F轉(zhuǎn)換電路的轉(zhuǎn)換特性可以用單位時間內(nèi)的輸出脈沖數(shù)F來表示

F=K×f0×I

(1)

式中，K為反饋因子；f0為基準(zhǔn)頻率；I為輸入電流。

由于K×I不大于1，最大輸出頻率為f0。

為了對比驗證，積分輸出A/D轉(zhuǎn)換電路的轉(zhuǎn)換特性也可用單位時間內(nèi)的輸出數(shù)字量來表示

F=KT×K×FT0×I+M

(2)

式中，KT為綜合系數(shù)，由積分器電容值、反饋電流值、單位脈沖當(dāng)量持續(xù)時間、A/D轉(zhuǎn)換系數(shù)等決定，表示單位脈沖當(dāng)量的積分電壓對應(yīng)的A/D轉(zhuǎn)換值；K為反饋因子；FT0為高頻電路采樣頻率；I為輸入電流；K×FT0×I表示單位采樣時間內(nèi)的反饋脈沖數(shù)；M表示單位時間前后的A/D采樣的差值。

由于KT?1，從式(2)中可知，單位時間內(nèi)電路的最大輸出數(shù)字量，主要由KT與FT0決定，以KT=5000，F(xiàn)T0=10kHz為例，最大輸出數(shù)字量可達50M，即等效頻率為50MHz，在電路中可以實現(xiàn)，這對于傳統(tǒng)V/F轉(zhuǎn)換而言是不可能達到的。

1.3 電路自校準(zhǔn)

電路采用自校準(zhǔn)技術(shù)保證頻率輸出的準(zhǔn)確性和長期穩(wěn)定性。一個完整的三通道自校準(zhǔn)數(shù)字輸出V/F轉(zhuǎn)換電路包含四路獨立的積分器和一套共用的邏輯控制電路。每個通道都可以在工作模式或者校準(zhǔn)模式下運行。在任意時刻，總有三路通道處于工作模式，而剩下的一路通道處于校準(zhǔn)模式。通過復(fù)用校準(zhǔn)模式的通道，附加的通道可以實時動態(tài)地校正誤差而不會造成累計數(shù)據(jù)的丟失。

在工作模式下，積分器的輸入連接到加速度計的輸出。積分器的輸出量被A/D采樣和轉(zhuǎn)換。當(dāng)計分器輸出量達到預(yù)定值時，處理器的軟件開始執(zhí)行合適極性的再平衡控制，隨后軟件開始讀出積分器的剩余量，將該剩余量與用于再平衡的脈沖數(shù)進行綜合，輸出數(shù)字量正比于輸入電壓(電流)，實現(xiàn)V/F轉(zhuǎn)換的功能。

在校準(zhǔn)模式下，積分器的輸入接地，A/D轉(zhuǎn)換器工作在超出規(guī)定的電壓范圍之外以確定通道誤差。然后輸入連接到精密參考源，執(zhí)行額外的轉(zhuǎn)換來確定通道的比值。執(zhí)行不對稱校準(zhǔn)時，開始一個負極性再平衡控制過程，立刻進行一個正極性再平衡控制過程，隨后在輸出端進行A/D轉(zhuǎn)換。一個校準(zhǔn)周期完成后，處理器存儲積分器的誤差常量，將積分器的輸入端切換到加速度計的輸出端口，然后校準(zhǔn)下一通道。

2 設(shè)計方案

2.1 硬件設(shè)計方案

電路的核心是處理單元，采用現(xiàn)場編程門陣列FPGA芯片用于實現(xiàn)邏輯功能，包含了模擬I/O地址解碼和數(shù)字控制邏輯、數(shù)字通信邏輯。采用Quartus II設(shè)計軟件進行FPGA的硬件設(shè)計。同時，在芯片中嵌入了Nios II軟核，通過對FPGA芯片進行編程，能夠?qū)崿F(xiàn)多路輸入通道電子開關(guān)的控制、反饋電流電子開關(guān)的控制、A/D信號的采樣、運算處理、串口通信等復(fù)雜的功能。這種FPGA的軟、硬件結(jié)合的設(shè)計方法貫徹了通用化、模塊化的思想，很好地綜合了離散邏輯器件和處理器的優(yōu)點。

采用高精度運放與低漏電流的聚碳酸酯電容器構(gòu)成積分器，這部分與傳統(tǒng)V/F轉(zhuǎn)換電路設(shè)計相同，積分A/D轉(zhuǎn)換電路在輸入時采用了多路模擬開關(guān)切換，用以實現(xiàn)通道校準(zhǔn)。

A/D轉(zhuǎn)換采用了A/D7895芯片(見圖2)，是一種快速、低功耗(典型值115mW )、四通道同步采樣的14位A/D轉(zhuǎn)換器，單5V供電，內(nèi)部包含2.4μs連續(xù)逼近A/D轉(zhuǎn)換。

圖2 A/D7895芯片內(nèi)部功能圖Fig.2 The scheme of internal function for A/D7895 chip

四路輸入信號同時采樣并保留了它們的相對相位信息。模擬輸入信號范圍可以達到±10V，允許四路中挑選任意組合進行轉(zhuǎn)換。轉(zhuǎn)換通道可以通過硬件(通道選擇輸入引腳)或者軟件(對通道選擇寄存器進行編程)來選擇。

采用高精度溫補晶體振蕩器作為標(biāo)準(zhǔn)頻率源和FPGA工作的全局時鐘，用于傳感器通道的計數(shù)采樣、積分器采樣換算和A/D采樣控制。

2.2 軟件設(shè)計方案

電路的軟件既包含采用Verilog HDL語言編寫的FPGA硬件描述程序，也包含運行于Nios II軟核的標(biāo)準(zhǔn)C程序[11]。Nios II軟核是一個可靈活定制的CPU，它的外設(shè)是可選的IP核或自定制邏輯，可以根據(jù)系統(tǒng)設(shè)計要求，通過SOPC Builder向?qū)降慕缑娑ㄖ撇脺p得當(dāng)?shù)腟OPC系統(tǒng)。完整的基于Nios II的SOPC系統(tǒng)是一個軟硬件復(fù)合的系統(tǒng)，在開發(fā)時可以分為硬件、軟件兩部分，如圖3、圖4所示。根據(jù)系統(tǒng)設(shè)計要求，劃分好各個軟硬件模塊[12]。

圖3 Nios II硬件設(shè)計圖Fig.3 The scheme of Nios II hardware design

圖4 Nios II軟件設(shè)計圖Fig.4 The scheme of Nios II software design

Nios II軟件的設(shè)計流程圖如圖5所示。

圖5 軟件設(shè)計流程Fig.5 The scheme of software design procedure

軟件的設(shè)計思路是，在系統(tǒng)初始化之后，通過控制電子開關(guān)選擇合適的工作模式或者校準(zhǔn)模式，執(zhí)行A/D轉(zhuǎn)換并讀取數(shù)據(jù)，判斷積分器的輸出量是否達到設(shè)定值。如果達到，則反饋電流的電子開關(guān)導(dǎo)通，然后定時進行運算和串口通信，向上位機發(fā)送數(shù)據(jù)，這樣一輪工作循環(huán)結(jié)束。

實現(xiàn)通用化要求具有通用而靈活的硬件模塊，而設(shè)計這些靈活的硬件模塊的關(guān)鍵就是軟件設(shè)計思想。軟件設(shè)計能為系統(tǒng)提供更出色的靈活性和更優(yōu)良的性能，可以在其操作周期內(nèi)改變軟件或固件而不會影響硬件設(shè)計或生產(chǎn)流程，避免了高成本的硬件設(shè)計更改以及隨后的生產(chǎn)流程更改，有助于節(jié)省成本。

3 電路仿真

為提高積分器帶寬，最初的設(shè)計中積分器運放采用了帶寬25MHz的OPA2228。使用MultiSim軟件對其中的積分器電路進行原理性仿真[13-14]，這時發(fā)現(xiàn)OPA2228同相端有微小的振蕩。如圖6所示，實際的試驗中也發(fā)現(xiàn)此芯片的高帶寬使得電路在反饋電流接入和斷開時會導(dǎo)致輸出振蕩，影響A/D取值結(jié)果。因此，采用帶寬較窄的OPA2227替換運放OPA2228，并且修改了它的外圍電路。

圖6 電路模塊的原理仿真圖Fig.6 The scheme of simulation of circuit module

進一步的仿真結(jié)果消除了紋波干擾，如圖7所示，輸入信號與輸出信號反相并且有90°的相位差，放大倍數(shù)約為0.13，輸出信號將會到達A/D芯片進行轉(zhuǎn)換。試驗發(fā)現(xiàn)運放的同相端毛刺噪聲消失，不再出現(xiàn)2MHz的高頻分量的毛刺狀波形。

根據(jù)原理圖設(shè)計一個四層的PCB板作為樣機，尺寸為100mm×96mm×12mm,工作電壓為±15V和+5V直流電壓，通過一個標(biāo)準(zhǔn)的RS-422串聯(lián)接口端子為機體提供加速度等數(shù)據(jù)，電氣接口由一個25管腳的連接器提供。數(shù)字地和模擬地共同為一個地，可以有效地提高電路的抗電磁干擾性能[15-17]。電路板的三維圖如圖8所示。

圖7 修改后的電路模塊的原理仿真圖Fig.7 The scheme of simulation of circuitmodule after modified

圖8 電路板三維圖Fig.8 The scheme of 3D PCB

4 測試及分析

試驗采用校準(zhǔn)儀的恒流源來模擬加速度計的輸入信號，進行了精度和線性測試試驗，通過計算取常數(shù)KT=5500,K表示一個測量周期T內(nèi)的反饋脈沖數(shù)，M表示V2-V1，即一個周期前后的A/D采樣值。轉(zhuǎn)換電路的精度試驗數(shù)據(jù)如表1所示。

表1 精度試驗數(shù)據(jù)

轉(zhuǎn)換電路的線性測試結(jié)果如表2所示。

表2 線性測試結(jié)果

由試驗分析可知：電路在刻度系數(shù)達到348kHz/mA時，最大輸出頻率為20MHz，且非線性優(yōu)于10-3，具有較好的精度和動態(tài)特性。在同一周期條件下(例如1s)，測量誤差隨著輸入電流值的增加而減小。在同一輸入電流條件下(例如1mA)，測量周期增加時，測量誤差會減小，但精度難以高于10-5。一個反饋脈沖代表的數(shù)字量在理論上是常數(shù)，實際計算誤差與A/D前后周期測量的電壓值之差有關(guān)，算法有待進一步研究改進。

5 結(jié)論

高分辨率積分輸出A/D轉(zhuǎn)換電路采用軟硬件結(jié)合設(shè)計的方法，運算與控制電路使用FPGA實現(xiàn)，設(shè)計靈活方便，能夠在軟件中對測量信號進行誤差補償。轉(zhuǎn)換電路獲得了較大的刻度系數(shù)，提高了加速度計的測量精度。電路的反饋控制速度較低，提高了電路精度，使用A/D測量殘余電荷，減小了測量誤差。轉(zhuǎn)換電路采用了工作/校準(zhǔn)模式，每一個數(shù)字轉(zhuǎn)換器的輸入可以在加速度計輸入、精密電壓參考源、信號地三者之間進行多路復(fù)用，而且不用后接可逆計數(shù)器，直接數(shù)字接口可以靈活輸出，為電路的高精度、小型化、低成本提供了保證。這種高分辨率積分輸出的A/D轉(zhuǎn)換電路采用了電荷平衡式與A/D轉(zhuǎn)換復(fù)合計算方法，既利用了電荷平衡的積分特性保證電路的長時間累計精度，同時又利用A/D轉(zhuǎn)換的及時性提高了電路輸出速率，因而對慣性導(dǎo)航系統(tǒng)的加速度信號采樣具有良好的工程應(yīng)用價值。

[1] 李錦明, 李娜娜, 馬游春. 基于高精度A/D的石英撓性加速度計數(shù)據(jù)采集的設(shè)計[J]. 儀表技術(shù)與傳感器, 2012(2):22-24.

[2] 古利. 雙積分A/D轉(zhuǎn)換技術(shù)的抗干擾性分析[J]. 衡器, 2013, 42(4):29-31.

[3] 顧頌琦, 姜政, 黃宇營,等. 兩種A/D轉(zhuǎn)換數(shù)據(jù)采集系統(tǒng)的研究[J]. 實驗室研究與探索, 2016, 35(9):144-147.

[4] Devices A. Inc.Monolithic Synchronous Voltage-to-Frequency Converter[S]. 2000.

[5] Reddy M S, Rahaman S T. An effective 6-bit flash ADC using low power CMOS technology[C]// 2013 15thInternational Conference on Advanced Computing Technologies (ICACT). IEEE, 2013: 1-4.

[6] 楊龍, 王宗民. 一種基于MDAC優(yōu)化的低功耗流水線A/D轉(zhuǎn)換器[J]. 電子技術(shù)應(yīng)用, 2017, 43(1):68-71.

[7] Grace C R, Hurst P J, Lewis S H. A 12 b 80 MS/s pipelined ADC with bootstrapped digital calibration[C]// 2004 IEEE International Solid-State Circuits Conference on Digest of Technical Papers(ISSCC). IEEE, 2004: 460-539.

[8] 謝受浪. 光電傳感器的ADC采樣信息處理方式[J]. 機器人技術(shù)與應(yīng)用, 2009,9(5):86-88.

[9] 楊金宙, 徐東明, 王艷. 基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計與實現(xiàn)[J]. 中國集成電路, 2017, 26(1):20-23.

[10] 楊良軍, 董建樹, 王蒙,等. 基于FPGA的V/F轉(zhuǎn)換電路溫度補償技術(shù)研究[J]. 導(dǎo)航定位與授時, 2016, 3(6)：70-71.

[11] 李蘭英. Nios Ⅱ嵌入式軟核SOPC設(shè)計原理及應(yīng)用[M]. 北京: 北京航空航天大學(xué)出版社, 2006:3-5.

[12] 周潤景, 圖雅, 張麗敏. 基于Quartus II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計實例[M]. 北京: 電子工業(yè)出版社, 2007:8-10.

[13] 唐贛, 吳翔, 蘇建峰. Multisim 10 & Ultiboard 10原理圖仿真與PCB設(shè)計[M]. 北京: 電子工業(yè)出版社, 2008:3-4.

[14] 嚴宗睿, 巫銀花, 陳勇,等. 裝備作戰(zhàn)需求探索性仿真實驗方法研究[J]. 系統(tǒng)仿真學(xué)報, 2015, 27(8):1888-1894.

[15] DouglasBrooks. 信號完整性問題和印制電路板設(shè)計[M]. 北京: 機械工業(yè)出版社, 2005:82-115.

[16] 董建樹, 袁曉宇, 王惠,等. 基于Nios Ⅱ嵌入式處理器的SOPC中精度測頻電路的設(shè)計[J]. 導(dǎo)航定位與授時, 2015, 2(5):70-75.

[17] Robert A.Pease.模擬電路故障診斷[M].北京：人民郵電出版社，2007：125-135.