一種基于FPGA解算的多目標(biāo)回波模擬設(shè)計(jì)方法

江友平

(中國(guó)船舶重工集團(tuán)公司第七二三研究所，江蘇 揚(yáng)州 225001)

一種基于FPGA解算的多目標(biāo)回波模擬設(shè)計(jì)方法

江友平

(中國(guó)船舶重工集團(tuán)公司第七二三研究所，江蘇 揚(yáng)州 225001)

介紹了一種基于現(xiàn)場(chǎng)可編程門陣列(FPGA)解算的多目標(biāo)回波模擬設(shè)計(jì)方法。該方法結(jié)合System Generator在FPGA中實(shí)現(xiàn)目標(biāo)實(shí)時(shí)距離、實(shí)時(shí)速度、目標(biāo)功率、延時(shí)值及多普勒頻率的相應(yīng)算法，解算周期短，運(yùn)算速度快，可同時(shí)模擬多批目標(biāo)回波信號(hào)。

目標(biāo)回波模擬；現(xiàn)場(chǎng)可編程門陣列；System Generator

0 引 言

隨著現(xiàn)代雷達(dá)系統(tǒng)設(shè)計(jì)的快速發(fā)展，對(duì)雷達(dá)性能指標(biāo)的檢測(cè)提出了更高的要求，但是在雷達(dá)系統(tǒng)的設(shè)計(jì)、試驗(yàn)、訓(xùn)練過(guò)程中，不可能總是采用真實(shí)目標(biāo)，為了縮短雷達(dá)系統(tǒng)設(shè)計(jì)的周期，同時(shí)避免人力物力的浪費(fèi)，雷達(dá)目標(biāo)回波模擬器[1]應(yīng)運(yùn)而生。目前許多回波模擬器，大都采用數(shù)字信號(hào)處理器(DSP)做模型解算，由于軟件算法在執(zhí)行時(shí)的順序性以及數(shù)據(jù)實(shí)時(shí)傳輸?shù)木窒扌韵拗屏怂诟咚俸蛯?shí)時(shí)系統(tǒng)中的應(yīng)用。在這種情況下，鑒于大規(guī)模集成電路現(xiàn)場(chǎng)可編程門陣列(FPGA)的飛速發(fā)展，在其內(nèi)部集成了大量的隨機(jī)存儲(chǔ)器(RAM)，雙口RAM和只讀存儲(chǔ)器(ROM)等存儲(chǔ)可供數(shù)據(jù)存儲(chǔ)使用的資源，同時(shí)包含濾波器、加法器、乘法器等數(shù)據(jù)處理模塊。相比DSP而言，F(xiàn)PGA做模型解算還有開(kāi)發(fā)周期短、可重復(fù)編程的特點(diǎn)。因此，本文提出了一種采用System Generator[2]嵌入到FPGA來(lái)實(shí)現(xiàn)回波模擬器模型解算的設(shè)計(jì)方法。該設(shè)計(jì)方法通過(guò)上位機(jī)人機(jī)界面來(lái)設(shè)置目標(biāo)回波信息和雷達(dá)參數(shù)，并通過(guò)網(wǎng)絡(luò)傳輸給集成FPGA的目標(biāo)模擬板，目標(biāo)模擬板根據(jù)這些參數(shù)調(diào)用System Generator進(jìn)行解算并生成數(shù)據(jù)網(wǎng)表回送給解算模塊。在一個(gè)解算周期內(nèi)實(shí)時(shí)地產(chǎn)生相應(yīng)的多目標(biāo)回波信號(hào)的關(guān)鍵參數(shù)送給后端處理。該設(shè)計(jì)方法解算周期短，運(yùn)算速度快，可同時(shí)處理多批目標(biāo)信號(hào)。

1 目標(biāo)回波信號(hào)的設(shè)計(jì)

1.1 雷達(dá)回波信號(hào)模型

設(shè)雷達(dá)發(fā)射功率為Pt，雷達(dá)天線主瓣在目標(biāo)方向上的增益為Gt，則距離雷達(dá)天線r遠(yuǎn)的目標(biāo)處的功率密度為：

(1)

當(dāng)目標(biāo)被電磁波照射時(shí)，散射特性會(huì)產(chǎn)生散射回波，散射功率的大小和目標(biāo)所在點(diǎn)的發(fā)射功率密度St及目標(biāo)散射特性有關(guān)，用目標(biāo)散射截面積σ來(lái)表征其散射特性。則目標(biāo)到雷達(dá)的二次輻射功率為：

(2)

由此得到雷達(dá)天線處的接收功率Pr為：

(3)

式中：Ar為天線的有效接收面積，又因?yàn)樘炀€增益Gr與有效面積Ar之間有以下關(guān)系：

(4)

式中：λ為雷達(dá)工作波長(zhǎng)。

當(dāng)雷達(dá)采用收發(fā)共用天線時(shí)，天線發(fā)射增益和接收增益相同，即Gt=Gr=G，不考慮雷達(dá)各部分引入的損耗，可得回波功率[3]表達(dá)式為：

(5)

1.2 回波模擬器信號(hào)模型

雷達(dá)接收機(jī)所接收到的等效干擾信號(hào)功率密度為：

(6)

式中：PJ為回波模擬器的發(fā)射功率；GJ為回波模擬器發(fā)射天線增益；RJ為回波模擬器至被試?yán)走_(dá)的距離；F為雷達(dá)天線方向圖因子。

當(dāng)雷達(dá)天線的有效接收面積為Ar時(shí)，則雷達(dá)接收機(jī)所接收到的等效干擾信號(hào)功率為：

(7)

當(dāng)回波模擬器天線主瓣正對(duì)雷達(dá)天線主瓣時(shí)F=1,上式簡(jiǎn)化為：

(8)

當(dāng)Prt=Prj時(shí)，式與式聯(lián)立可得：

(9)

則回波模擬器的發(fā)射功率PJ為：

(10)

兩邊求對(duì)數(shù)可得：

10lgPt+10lgG+20lgRJ-10lg(4π)-

40lgr-10lgGJ+10lgσ≈

-10.992 1+10lgPt+10lgG+20lgRJ-

40lgr-10lgGJ+10lgσ

(11)

式中：Pt為雷達(dá)的發(fā)射功率；G為雷達(dá)發(fā)射天線增益；RJ為回波模擬器至被試?yán)走_(dá)的距離；r為目標(biāo)的距離；GJ為回波模擬器天線增益；σ為目標(biāo)散射截面積。

由此得到回波模擬器模擬的發(fā)射功率值為PJdBm。

雷達(dá)發(fā)射信號(hào)的時(shí)域表達(dá)式[4]可寫成：

(12)

式中：Tr為脈沖重復(fù)周期；Tp為脈沖寬度；f0為載波頻率；φ0為載波初始相位；Rect(t)為矩形函數(shù)。

矩形函數(shù)Rect(t)定義為：

(13)

雷達(dá)的回波信號(hào)與發(fā)射信號(hào)在時(shí)間上有1個(gè)延時(shí)τ，對(duì)于動(dòng)目標(biāo)來(lái)說(shuō)，除了延時(shí)外還有運(yùn)動(dòng)目標(biāo)徑向速度引起的多普勒頻移fd，因此經(jīng)過(guò)目標(biāo)發(fā)射后雷達(dá)接收的回波信號(hào)為：

cos(2π(f0±fd)t+φ0)

(14)

式中：At表示目標(biāo)回波信號(hào)的幅度起伏變化，本文采用Swerling0起伏模型進(jìn)行模擬；fd的符號(hào)由目標(biāo)遠(yuǎn)離或接近雷達(dá)而定。

通過(guò)計(jì)算目標(biāo)與雷達(dá)的相對(duì)距離來(lái)得到所需的延時(shí)：

(15)

式中：c為光速，即c≈3.0×108m/s；r為目標(biāo)與雷達(dá)的距離。

當(dāng)目標(biāo)以徑向速度V向雷達(dá)運(yùn)動(dòng)時(shí)，目標(biāo)回波的多普勒頻率為：

(16)

式(11)、(15)、(16)就是在回波模擬器設(shè)計(jì)時(shí)最關(guān)鍵的幾個(gè)參數(shù)。

2 基于FPGA解算的模型設(shè)計(jì)

傳統(tǒng)的回波模擬器一般基于DSP+FPGA的架構(gòu)來(lái)實(shí)現(xiàn)模型解算以及實(shí)時(shí)控制。基于DSP+FPGA的系統(tǒng)最大優(yōu)點(diǎn)是結(jié)構(gòu)靈活，具有很強(qiáng)的通用性，適合于模塊化設(shè)計(jì)。DSP是一種微處理器，具有完整的指令系統(tǒng)，其主要應(yīng)用是實(shí)時(shí)快速地實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法。在數(shù)字信號(hào)處理算法方面，由于DSP具備強(qiáng)大的乘法器資源以及高速運(yùn)算速度，在復(fù)雜算法以及浮點(diǎn)運(yùn)算上具有很強(qiáng)的優(yōu)勢(shì)。FPGA現(xiàn)場(chǎng)可編輯們陣列，采用了邏輯單元陣列LCA內(nèi)部包括可配置邏輯塊CLB、輸入輸出模塊IOB和內(nèi)部連線3個(gè)部分。用戶可以對(duì)FPGA內(nèi)部的邏輯模塊和I/O模塊重新配置，以實(shí)現(xiàn)用戶的邏輯，同時(shí)它還具有可重復(fù)編程修改且能夠并行處理數(shù)據(jù)的特點(diǎn)，這是DSP所不具備的特點(diǎn)。

在傳統(tǒng)的回波模擬器設(shè)計(jì)中，關(guān)于目標(biāo)功率的計(jì)算以及目標(biāo)實(shí)時(shí)距離、實(shí)時(shí)速度的計(jì)算都是在DSP中完成的。因?yàn)樯婕暗酱罅康某朔ㄆ髻Y源以及浮點(diǎn)運(yùn)算，算法實(shí)現(xiàn)本是DSP的強(qiáng)項(xiàng)，但是由于近些年ASIC技術(shù)的飛速發(fā)展，大規(guī)模FPGA集成電路的出現(xiàn)解決了乘法器資源以及片內(nèi)存儲(chǔ)的問(wèn)題，例如1片Virtex-6-Lx系列 FPGA包含大約300～2 000不等的DSP48E Slices以及最大到40 Mkb的片內(nèi)Block RAM Blocks。相對(duì)于DSP而言，F(xiàn)PGA擁有處理速度快，執(zhí)行效率高，能完成復(fù)雜的時(shí)序邏輯設(shè)計(jì)，且編程靈活、方便、簡(jiǎn)單、可多次重復(fù)編程的優(yōu)點(diǎn)。FPGA支持多路數(shù)據(jù)的并行處理，比DSP的流水處理方式要方便快捷。缺點(diǎn)是FPGA不支持浮點(diǎn)運(yùn)算，但是通過(guò)一定的算法可實(shí)現(xiàn)FPGA對(duì)浮點(diǎn)數(shù)的運(yùn)算而不影響數(shù)據(jù)精度，所以在實(shí)現(xiàn)相對(duì)不復(fù)雜的算法時(shí)，F(xiàn)PGA完全可以替代DSP來(lái)實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)。本文就回波模擬器設(shè)計(jì)提出一種基于FPGA解算的設(shè)計(jì)模型，該設(shè)計(jì)模型用1片F(xiàn)PGA來(lái)取代DSP+FPGA的架構(gòu)，在FPGA中實(shí)現(xiàn)目標(biāo)實(shí)時(shí)距離、實(shí)時(shí)速度、目標(biāo)功率、延時(shí)值及多普勒頻率的相應(yīng)算法，具有體積小、重量輕、功耗低、可靠性高，成本低的優(yōu)點(diǎn)?；贔PGA可并行處理多路數(shù)據(jù)的特點(diǎn)，該模型可同時(shí)模擬解算多批目標(biāo)信號(hào)，大大縮短了解算周期，提高了工作效率。

目標(biāo)回波模擬器的一般工作流程如圖1所示。

在目標(biāo)信號(hào)參數(shù)解算模塊中，根據(jù)被試?yán)走_(dá)參數(shù)以及目標(biāo)模擬參數(shù)設(shè)置在1 ms的解算節(jié)拍周期中，解算出多批目標(biāo)每一個(gè)目標(biāo)的實(shí)時(shí)距離，實(shí)時(shí)速度以及實(shí)時(shí)目標(biāo)功率，再通過(guò)實(shí)時(shí)距離以及速度解算出當(dāng)前時(shí)刻的目標(biāo)延時(shí)值τ、運(yùn)動(dòng)目標(biāo)引起的多普勒頻移fd。

有了目標(biāo)延時(shí)值τ、多普勒頻移fd以及目標(biāo)回波功率，通過(guò)數(shù)字射頻存儲(chǔ)技術(shù)(DRFM)就可以產(chǎn)生所需的目標(biāo)回波信號(hào)。在這里不對(duì)DRFM作詳細(xì)介紹，本文只討論在1 ms的解算周期內(nèi)如何產(chǎn)生多批目標(biāo)的關(guān)鍵參數(shù)。

在目標(biāo)回波參數(shù)解算時(shí)，不可避免地要做浮點(diǎn)運(yùn)算，鑒于FPGA不能直接進(jìn)行浮點(diǎn)運(yùn)算的特點(diǎn)，本文提出了利用第三方工具M(jìn)atlab來(lái)作目標(biāo)回波模型的解算，然后通過(guò)Xilinx嵌入式工具System Generator來(lái)實(shí)現(xiàn)模型的移植，最終達(dá)到模型解算在FPGA中得以實(shí)現(xiàn)而不降低數(shù)據(jù)精度的目的。

整個(gè)目標(biāo)回波解算模型的示意圖如圖2所示。

根據(jù)戰(zhàn)情設(shè)置的參數(shù)，由目標(biāo)初始距離、目標(biāo)初始速度、加速度，在1 ms的解算周期內(nèi)算出目標(biāo)的實(shí)時(shí)速度去多普勒解算模塊，經(jīng)截位處理得到目標(biāo)多普勒頻率。目標(biāo)的實(shí)時(shí)距離一路去比較電路，以確保目標(biāo)的距離在模擬器模擬的最大與最小距離范圍內(nèi)；一路作為下一個(gè)1 ms解算周期的初始距離。經(jīng)過(guò)比較電路的距離參數(shù)一路經(jīng)求log函數(shù)電路，加法器電路，截位處理按回波模擬器功率公式得到目標(biāo)的實(shí)時(shí)功率；另一路經(jīng)過(guò)求目標(biāo)延時(shí)模塊并截位處理得到目標(biāo)的延時(shí)值。整個(gè)解算過(guò)程按1 ms的節(jié)拍流水作業(yè)，得到的參數(shù)去后端DRFM處理。

在處理多目標(biāo)時(shí)，采用FPGA并行處理的特點(diǎn)，通過(guò)并行處理機(jī)制可同時(shí)處理16批、32批甚至更多的目標(biāo)回波信號(hào)。并行處理機(jī)制流程如圖3所示。

3 嵌入式System Generator的設(shè)計(jì)

System Generator 是Xilinx公司進(jìn)行數(shù)字信號(hào)處理開(kāi)發(fā)的一種設(shè)計(jì)工具，它通過(guò)將Xilinx開(kāi)發(fā)的一些模塊嵌入到Simulink的庫(kù)中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可以設(shè)置定點(diǎn)信號(hào)的類型，這樣就可以進(jìn)行浮點(diǎn)數(shù)的仿真以區(qū)別于定點(diǎn)運(yùn)算仿真，并且可以生成HDL文件或者網(wǎng)表，這樣就可以在ISE中進(jìn)行調(diào)用。本文就是基于System Generator生成網(wǎng)表的形式來(lái)進(jìn)行浮點(diǎn)數(shù)運(yùn)算，最終嵌入到ISE中來(lái)實(shí)現(xiàn)上述模型解算的。

(1) 關(guān)于目標(biāo)移動(dòng)距離與實(shí)時(shí)徑向速度的解算

其中Mult為乘法器，AndSub為加法器，Constand為常數(shù)量，Convert為截位處理，Target_velocity為目標(biāo)速度，Target_acceleration為目標(biāo)加速度，S1ms_time為毫秒定時(shí)器，target_update_position為目標(biāo)實(shí)時(shí)移動(dòng)距離，target_syn_v為目標(biāo)實(shí)時(shí)速度。

(2) 關(guān)于目標(biāo)距離與目標(biāo)回波功率的解算

目標(biāo)的距離等于目標(biāo)初始距離加上目標(biāo)移動(dòng)距離，目標(biāo)回波的功率可以通過(guò)式(11)得出，假設(shè)模擬目標(biāo)的最大距離為300 km，最小距離為200 m，功率精度為0.5 dB, 那么目標(biāo)的距離與目標(biāo)回波功率解算模型如圖5所示。

其中Relational為比較器，Logical為與門，Concat為合成器，Black Box是選擇器Mux的控制邏輯，用戶可編程；log_module是以自然對(duì)數(shù)為底的對(duì)數(shù)函數(shù)，AddSub為加法器，通過(guò)上面模型可以得到目標(biāo)實(shí)時(shí)距離target_distance、目標(biāo)回波功率值target_update_power。

(3) 關(guān)于目標(biāo)延時(shí)值與目標(biāo)多普勒頻率的解算

4 仿真結(jié)果與實(shí)現(xiàn)

假設(shè)系統(tǒng)參數(shù)設(shè)置為：雷達(dá)發(fā)射功率為40 dBm，雷達(dá)天線增益為30 dB，采用人工引導(dǎo)方式，試驗(yàn)距離為1 000 m，雷達(dá)中心頻率為6 000 MHz,采用雷達(dá)方程解算模型，單目標(biāo)的設(shè)置參數(shù)如圖7所示，本文先以一個(gè)仿真周期即1 ms的解算周期來(lái)模擬目標(biāo)的關(guān)鍵參數(shù)，如圖7所示。

根據(jù)距離公式：

2 000+1.000 000 5≈2 001 m

根據(jù)速度公式：

V=V0+at=1 000+1·10-3=1 000.001≈1 000 m/s

根據(jù)距離延時(shí)值公式：

根據(jù)目標(biāo)多普勒公式：

根據(jù)求功率公式：

PJdBm≈-10.992 1+10lgPt+10lgG+20lgRJ-40lgRT-10lgGJ+10lgσ=-10.992 1+40+30+20lg1000-40lg2 001-10+3=-10.992 1+63+60-132.049 8=-20.041 dBm

通過(guò)基于硬件模塊的ISE仿真，按照?qǐng)D7的系統(tǒng)參數(shù),通過(guò)設(shè)置不同的參數(shù)可以得到仿真結(jié)果如下：

(1) 模擬4個(gè)目標(biāo)回波信號(hào)，速度變化，加速度不變時(shí)。

系統(tǒng)參數(shù)設(shè)置如圖8所示。

(a) 目標(biāo)1 ms時(shí)理論值如表1所示。

表1 目標(biāo)1 ms時(shí)理論值

(b) 基于FPGA的多目標(biāo)參數(shù)解算仿真結(jié)果如圖9所示。

(c) 基于FPGA解算參數(shù)如表2所示。

表2 目標(biāo)1 ms時(shí)解算值

(2) 模擬4個(gè)目標(biāo)回波信號(hào)，速度不變，加速度變化時(shí)。系統(tǒng)參數(shù)設(shè)置如圖10所示。

(a) 目標(biāo)1 s時(shí)理論值如表3所示。

表3 目標(biāo)1 s時(shí)理論值

(b) 基于FPGA的多目標(biāo)參數(shù)解算仿真結(jié)果如圖11所示。

(c) 基于FPGA解算參數(shù)如表4所示。

表4 目標(biāo)1 ms時(shí)解算值

(3) 模擬4個(gè)目標(biāo)回波信號(hào)，速度、加速度同時(shí)變化時(shí)。

系統(tǒng)參數(shù)設(shè)置如圖12所示。

(a) 目標(biāo)1 s時(shí)理論值如表5所示。

表5 目標(biāo)1 s時(shí)理論值

(b) 基于FPGA的多目標(biāo)參數(shù)解算仿真結(jié)果如圖13所示。

(c) 基于FPGA解算參數(shù)如表6所示。

表6 基于FPGA解算參數(shù)

(4) 結(jié)論

通過(guò)上述3種情況下的模型仿真可以得出基于FPGA的多目標(biāo)回波參數(shù)解算與理論值基本吻合，由于浮點(diǎn)數(shù)轉(zhuǎn)定點(diǎn)運(yùn)算時(shí)的量化誤差會(huì)造成目標(biāo)功率值偏差在±0.1 dBm以內(nèi)，考慮系統(tǒng)的功率精度一般為0.5 dBm以上，故該誤差可以忽略不計(jì)?；谠撛O(shè)計(jì)方法解算周期短，運(yùn)算速度快，從仿真可以看出完成4個(gè)目標(biāo)參數(shù)解算的時(shí)間大約在250個(gè)時(shí)間周期，即2.5 μs,當(dāng)多個(gè)處理機(jī)并行運(yùn)算時(shí)，可以同時(shí)處理多批目標(biāo)，從而節(jié)約系統(tǒng)時(shí)間。

5 結(jié)束語(yǔ)

本文提出了一種多目標(biāo)回波模擬基于FPGA解算的設(shè)計(jì)方法，該方法在FPGA中實(shí)現(xiàn)目標(biāo)實(shí)時(shí)距離、實(shí)時(shí)速度、目標(biāo)功率、延時(shí)值及多普勒頻率的相應(yīng)算法，同時(shí)嵌入System Generator來(lái)作為解算算法的支撐，該設(shè)計(jì)方法解算周期短，運(yùn)算速度快，可同時(shí)模擬多批目標(biāo)信號(hào)。

[1] 王艾，黃默，曾濤，等.一種雷達(dá)回波信號(hào)模擬器的設(shè)計(jì)與實(shí)現(xiàn)[D].北京:北京理工大學(xué)，2004.

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ADesignMethodofMulti-targetEchoSimulationBasedonFPGAResolution

JIANG You-ping

(The 723 Institute of CSIC,Yangzhou 225001,China)

This paper introduces a design method of multi-target echo simulation based on field programmable gate array (FPGA) resolution.This method resolves the correponding algorithm of target echo real-time distance,real-time velocity,target power,time delay and the doppler frequency based on FPGA combining with System Generator,the calculation period is short and the operation speed is fast,the method can simulates multi-target echo signal at the same time.

target echo simulation；field programmable gate array；System Generator

2017-07-21

TN955.2

A

CN32-1413(2017)06-0036-09

10.16426/j.cnki.jcdzdk.2017.06.008