基于GPS秒脈沖的頻率源設(shè)計與實(shí)現(xiàn)

王冬，汪貴華，郭慶賀

（南京理工大學(xué)電子工程與光電技術(shù)學(xué)院，江蘇南京210094）

基于GPS秒脈沖的頻率源設(shè)計與實(shí)現(xiàn)

王冬，汪貴華，郭慶賀

（南京理工大學(xué)電子工程與光電技術(shù)學(xué)院，江蘇南京210094）

針對無線廣播系統(tǒng)對高精度的同步頻率信號的需求，設(shè)計一種基于AD9548芯片的鎖定GPS秒脈沖的頻率源系統(tǒng)。分析了AD9548鎖相頻率合成器的基本原理以及工作特性，采用FPGA+AD9548芯片的硬件平臺，通過GPS模塊鎖定高精度的GPS秒脈沖，實(shí)現(xiàn)高性能的輸出頻率可調(diào)的同步數(shù)字鎖相頻率源的設(shè)計。實(shí)驗(yàn)測試表明，該系統(tǒng)產(chǎn)生的頻率滿足同步廣播系統(tǒng)對頻率源的設(shè)計要求。

頻率源；GPS秒脈沖；數(shù)字鎖相環(huán)；頻率合成

在現(xiàn)代通信系統(tǒng)中，通信設(shè)備頻率的準(zhǔn)確率和穩(wěn)定性對通信系統(tǒng)的穩(wěn)定性和可靠性有著重要的影響。頻率源是通信、雷達(dá)、測控系統(tǒng)、儀器儀表的核心，它的性能直接影響電子系統(tǒng)的性能指標(biāo)[1-2]。傳統(tǒng)的分立器件構(gòu)成的頻率合成器體積大，頻率源輸出頻率以及動態(tài)范圍有限，可靠性不能保證，生成的信號頻率已經(jīng)難以滿足電子系統(tǒng)的需求[3-5]。而鎖相式頻率合成技術(shù)具有精度高和穩(wěn)定性好的特點(diǎn)，為電子系統(tǒng)提供了大量精準(zhǔn)且能快速切換的信號，廣泛應(yīng)用與無線設(shè)備和通信系統(tǒng)中[6-8]。同時，傳統(tǒng)時鐘系統(tǒng)通常采用高精度晶振，雖然它的短期穩(wěn)定性好，但是存在頻率漂移和累積誤差，精度和穩(wěn)定性不可靠[9-11]。而GPS接收機(jī)發(fā)出的秒脈沖信號具有較高的精度和長期穩(wěn)定性[12-13]。

針對無線廣播長期穩(wěn)定高精度同步時鐘的需求，以AD9548鎖相頻率合成器為核心，設(shè)計一種用FPGA控制的、鎖定高精度GPS秒脈沖的、輸出頻率可調(diào)的頻率源系統(tǒng)。系統(tǒng)的參考信號是精度高的GPS秒脈沖，所以輸出頻率信號精度高。用戶只需要通過上位機(jī)，就可以控制系統(tǒng)輸出頻率，操作方便。和其它頻率源系統(tǒng)相比，該系統(tǒng)具有外圍電路簡單、體積小、操作方便、精度高、長期穩(wěn)定性好等優(yōu)點(diǎn)。

1 數(shù)字鎖相環(huán)和AD9548 介紹

1.1 數(shù)字鎖相環(huán)原理和特點(diǎn)

數(shù)字鎖相環(huán)，指的是鑒相器、環(huán)路濾波器、VCO等全部用數(shù)字器件代替。數(shù)字鎖相環(huán)的輸入信號增加了時間到數(shù)字轉(zhuǎn)換器單元，把數(shù)字信號變?yōu)閷?shí)際的模擬信號。鑒相器、環(huán)路濾波器、頻率生成、反饋信號等，均以數(shù)字的方式完成。數(shù)字鎖相環(huán)技術(shù)把輸入信號數(shù)字量化后的數(shù)據(jù)經(jīng)過數(shù)模轉(zhuǎn)換器轉(zhuǎn)換生成模擬信號，在時域中進(jìn)行頻率合成。數(shù)字鎖相環(huán)有以下特點(diǎn):分辨率高。有較大的輸出頻率動態(tài)范圍。頻率切換時間較短短。輸出信號可以是任意波形。集成度更高，體積更小，應(yīng)用更方便[14-18]。

1.2 AD95.8 介紹

AD9548是美國Analog Device公司設(shè)計生產(chǎn)出的能直接鎖定秒脈沖信號的同步信號產(chǎn)生芯片。

AD9548的內(nèi)部核心是高性能的數(shù)字鎖相環(huán)（DPLL）。DPLL具有可編程數(shù)字環(huán)路濾波器，帶寬為0.001 Hz～100 kHz，可大大減少從有源參考到輸出傳輸?shù)亩秳?。AD9548最多支持8個參考輸入和寬范圍的參考頻率。芯片輸入?yún)⒖夹盘柕念l率范圍是1 Hz到750 MHz，輸入信號的有效性監(jiān)測器與頻率監(jiān)測器精度高達(dá)1 ppm（百萬分之一）。DPLL內(nèi)部是由直接數(shù)字合成器（DDS）和集成DAC構(gòu)成的數(shù)字控制振蕩器（DCO）構(gòu)成。DCO的輸出是一個正弦信號，頻率由有效參考頻率和參考預(yù)分頻器R和反饋分頻器S的編程值決定。系統(tǒng)時鐘輸入為DAC提供采樣時鐘，DAC是直接應(yīng)用的高頻源或與集成的基于PLL的倍頻器耦合的低頻源。DDS經(jīng)過DAC輸出后為階梯狀的正弦信號。可以對該信號進(jìn)一步放大輸出，亦可把濾波平滑后的信號通過引腳CLKINx輸入到芯片內(nèi)部，經(jīng)過四路獨(dú)立的分頻器處理后輸出片外。

時鐘分配部分提供4個輸出驅(qū)動器。每個驅(qū)動器可編程為單個差分LVPECL/LVDS輸出或雙端單端CMOS輸出。芯片的輸出信號頻率能高達(dá)450 MHz。此外，每個輸出端都具有專用的30位可編程分頻器。AD9548支持holdover模式，當(dāng)所有的參考信號都失效后，AD9548仍然可以工作在holdover模式下，芯片持續(xù)參考信號失效前的特征，持續(xù)輸出信號。

2 系統(tǒng)硬件設(shè)計與實(shí)現(xiàn)

基于GPS秒脈沖的輸出可調(diào)的頻率源系統(tǒng)，硬件總體結(jié)構(gòu)如圖1所示，主要包括為FPGA模塊、AD9548模塊、GPS模塊、顯示模塊、電源模塊等。

圖1 硬件總體結(jié)構(gòu)圖

FPGA模塊是系統(tǒng)的主控模塊，該模塊負(fù)責(zé)與上位機(jī)進(jìn)行串口通信，通過SPI控制AD9548模塊進(jìn)行實(shí)現(xiàn)頻率合成，解碼GPS模塊發(fā)送來的數(shù)據(jù)流，控制液晶顯示屏顯示輸出頻率、峰峰值和GPS碼流信息等。AD9548模塊是系統(tǒng)的頻率合成模塊，是整個系統(tǒng)最核心的功能模塊，負(fù)責(zé)鎖定1 Hz的GPS秒脈沖，合成用戶所需頻率的與GPS參考信號同步的高精度的時鐘信號，通過濾波放大之后輸出。GPS模塊接收天線傳來的GPS信號，向FPGA模塊輸出GPS數(shù)據(jù)流，同時向AD9548模塊輸出高精度的1 Hz秒脈沖信號。顯示模塊在液晶屏上顯示輸出頻率、峰峰值和GPS碼流信息等。每個模塊均有獨(dú)立的電源系統(tǒng)，系統(tǒng)外接5 V電源模塊，再經(jīng)過各個模塊獨(dú)立的低壓差線性穩(wěn)壓器變壓后供各模塊使用。

按照硬件總體結(jié)構(gòu)設(shè)計原理圖、繪制PCB版圖，設(shè)計時須注意信號完整性的要求。信號完整性，就是讓信號在PCB上最大限度的保持良好的電氣特性，盡量減小信號的畸變。信號完整性分析是一個很復(fù)雜的問題，影響因素很多，例如串?dāng)_，反射，振鈴，地弾等，PCB布線帶來的信號完整性問題將會影響將對系統(tǒng)輸出的高頻信號質(zhì)量。

系統(tǒng)的電路板實(shí)物如圖2所示，左上角為系統(tǒng)各個部分的電源模塊，左下角為FPGA主控模塊和液晶顯示模塊，右上角為GPS模塊、與上位機(jī)進(jìn)行通信的串口和系統(tǒng)的狀態(tài)指示燈（可以顯示頻率鎖定、相位鎖定和AD9548工作模式等），右下角為AD9548模塊進(jìn)行頻率合成和信號的放大輸出。

圖2 系統(tǒng)的電路板實(shí)物

3 系統(tǒng)FPGA編程控制

3.1 AD95.8 的SPI數(shù)據(jù)傳輸

AD9548芯片是一款高性能的數(shù)字SOC，用戶可以通過配置芯片一些控制寄存器參數(shù)，讓芯片輸出不同頻率的信號。AD9548串口配置方式很靈活，有SPI模式或I2C模式進(jìn)行通信，本文使用SPI通信方式。SPI工作模式默認(rèn)為三線工作模式在這個模式下，SDIO進(jìn)行數(shù)據(jù)的收發(fā)，在時鐘上升沿向芯片寫入數(shù)據(jù)，在下降沿去讀取芯片內(nèi)的寄存器值。時鐘輸入端口SCLK最大工作頻率40 MHz。

AD9548的SPI有4種通信模式，工作模式通過指令字的W1，W0位控制。AD9548 SPI協(xié)議有16位指令字，SPI指令字格式如圖3所示。第一位控制的是數(shù)據(jù)的通信方向（其中第一位高電平表示讀數(shù)據(jù)，低電平表示寫數(shù)據(jù)），第二、三位的W1、W0控制芯片的四種工作模式，后十三位是數(shù)據(jù)的起始地址，系統(tǒng)默認(rèn)高地址在前，低地址在后。4種工作模式對應(yīng)每次分別傳遞的數(shù)據(jù)是一位、二位、三位或者數(shù)據(jù)流模式。在數(shù)據(jù)流工作模式下，數(shù)據(jù)可以從輸入的最高位地址開始，把所有數(shù)據(jù)一次性逐個發(fā)送完畢，達(dá)到芯片的快速配置的功能。

圖3 SPI指令字格式

3.2 AD95.8 驅(qū)動軟件實(shí)現(xiàn)

根據(jù)AD9548的時序要求，設(shè)計了AD9548的驅(qū)動模塊，系統(tǒng)工作的核心在于AD9548 4種工作模式之間的轉(zhuǎn)換和兼容。文中一次發(fā)送一到三位數(shù)據(jù)的工作模式為common mode，第4種為streaming mode。根據(jù)輸入控制信號的第一位決定輸入的收發(fā)狀態(tài)，W0、W1決定串口的工作模式。當(dāng)工作模式為streaming mode時，data_buf0，data_buf1這兩個數(shù)據(jù)緩沖寄存器輪流從memory中讀取的數(shù)據(jù)流。SCLK時鐘來源于系統(tǒng)時鐘六分頻。

FPGA主控芯片采用Altera公司的EP2C8Q208芯片，模塊使用verilog語言實(shí)現(xiàn)。AD9548的驅(qū)動實(shí)現(xiàn)如圖4所示。圖4（a）為FPGA收發(fā)狀態(tài)機(jī)，圖4（b）為SPI驅(qū)動仿真波形圖。SPI數(shù)據(jù)收發(fā)模塊采用狀態(tài)機(jī)實(shí)現(xiàn)，狀態(tài)機(jī)一共有7個狀態(tài)，分別是空閑狀態(tài)“idle”，兩個數(shù)據(jù)準(zhǔn)備狀態(tài)“ready_c”，“ready_s”（分別對應(yīng)了Common mode和Streaming mode兩個模式），兩個數(shù)據(jù)發(fā)送狀態(tài)“send_c”，“send_s”，兩個數(shù)據(jù)接收狀態(tài)“receive_c”，“receive_s”。當(dāng)接收到發(fā)送命令后，根據(jù)第一至三位狀態(tài)，仲裁器決定狀態(tài)機(jī)的切換狀態(tài)。進(jìn)入發(fā)送/接收狀態(tài)后，狀態(tài)機(jī)根據(jù)該狀態(tài)下需要發(fā)送的數(shù)據(jù)位數(shù)自動計數(shù)，依次來判斷數(shù)據(jù)發(fā)送/接收是否已經(jīng)完成。當(dāng)數(shù)據(jù)收發(fā)工作完成后，狀態(tài)機(jī)的狀態(tài)切換至idle狀態(tài)，等待下次命令的發(fā)送。

4 系統(tǒng)測試結(jié)果分析

用戶通過設(shè)置上位機(jī)控制FPGA模塊，對AD9548的芯片頻率合成和分頻輸出的寄存器進(jìn)行配置，鎖定GPS秒脈沖，合成并輸出所需頻率的信號。觀察單板上的系統(tǒng)鎖定指示燈，當(dāng)系統(tǒng)輸出信號與輸入?yún)⒖夹盘枺℅PS秒脈沖）頻率鎖定與相位鎖定時，用戶需要的同步鎖相頻率信號已穩(wěn)定，可以對外輸出頻率信號。

頻率源輸出波形圖如圖5所示。圖5（a）展示了DDS輸出頻率100 MHz信號的輸出波形，圖5（b）展示了DDS輸出頻率100 MHz信號再經(jīng)過11分頻之后得到的9.09 MHz信號的輸出波形。根據(jù)示波器測試的輸出信號波形可以看出，輸出信號為光滑的標(biāo)準(zhǔn)的時鐘信號，頻率滿足要求。通過對不同信號的測量結(jié)果可以看出:輸出信號頻率較低時，信號質(zhì)量好、穩(wěn)定性也好。

圖5 頻率源輸出波形圖

5 結(jié)論

文章設(shè)計一種基于GPS秒脈沖的高性能的輸出可調(diào)的頻率源系統(tǒng)，采用FPGA和AD9548鎖相頻率合成芯片，通過GPS模塊來鎖定高精度的GPS秒脈沖，實(shí)現(xiàn)同步數(shù)字鎖相頻率源系統(tǒng)的設(shè)計。該系統(tǒng)外圍電路簡單、體積小、操作方便，測試的輸出信號精度高、長期穩(wěn)定性好，能夠滿足無線廣播系統(tǒng)對頻率源的要求。

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Design of frequency source based on GPS second pulse

WANG Dong，WANG Gui-hua，GUO Qing-he
（School of Electronic and Optical Engineering，Nanjing University of Science and Technology，Nanjing210094，China）

Aiming at the demand of the high frequency synchronization signal in wireless broadcasting system，a frequency source system of locking GPS second pulse based on AD9548 chip is designed.The basic principle and working characteristics of the AD9548 PLL frequency synthesizer are analyzed.By using the hardware platform of the FPGA+AD9548 chip，the GPS module is used to lock the GPS second pulse with high accuracy.The output frequency can be adjusted by the synchronous digital phase locked frequency source the design of.Experimental results show that the frequency generated by this system meets the design requirement of frequency source in synchronous broadcasting system.

frequency source；GPS second pulse；DPLL；frequency synthesis

TN74

A

1674-6236（2017）23-0117-04

2016-11-08稿件編號：201611059

王冬（1991—），男，江蘇南京人，碩士研究生。研究方向：嵌入式系統(tǒng)軟、硬件設(shè)計。