基于PLL倍頻電路的設(shè)計與實現(xiàn)

楊 坦 ，廉吉慶 ，涂建輝 ，崔敬忠

（1.蘭州空間技術(shù)物理研究所甘肅蘭州730000；2.真空技術(shù)與物理國防科技重點實驗室甘肅蘭州730000）

基于PLL倍頻電路的設(shè)計與實現(xiàn)

楊 坦1，2，廉吉慶1，2，涂建輝1，2，崔敬忠1，2

（1.蘭州空間技術(shù)物理研究所甘肅蘭州730000；2.真空技術(shù)與物理國防科技重點實驗室甘肅蘭州730000）

鎖相環(huán)由于其高集成度、良好的相位噪聲和雜散特性，廣泛的應(yīng)用于通信、導(dǎo)航及遙測等領(lǐng)域。對于鎖相環(huán)頻率合成器，環(huán)路濾波器的設(shè)計對整個系統(tǒng)的性能起著決定性的影響?；阢溤隅娢⒉ㄔ吹男枨?，文章利用鎖相環(huán)技術(shù)設(shè)計了倍頻電路。首先論述了鎖相環(huán)的基本原理和環(huán)路濾波器的參數(shù)設(shè)計方法，然后利用ADS軟件對鎖相環(huán)的環(huán)路濾波器進行了設(shè)計和仿真。最后，將設(shè)計的環(huán)路濾波器應(yīng)用于實際電路，并給出了測試結(jié)果。

倍頻；鎖相環(huán)；環(huán)路濾波器；仿真；相位噪聲

倍頻電路是原子鐘信號源的核心部分，通過倍頻電路，可以將輸入晶振信號倍頻至原子鐘所需頻率。傳統(tǒng)的倍頻方式[1-2]采用模擬倍頻，分立器件的使用使得電路體積較大。為了滿足原子鐘小型化需求，現(xiàn)在多使用數(shù)字鎖相倍頻方式。鎖相環(huán)（Phase Locked Loop-PLL）采用集成方式，不僅能減小體積，在相噪和雜散方面也有較好的性能。環(huán)路濾波器是鎖相環(huán)的重要組成部分，主要由電容、電阻或者放大器組成。環(huán)路濾波器能濾掉鑒相器輸出信號中的高頻成分，對鎖相環(huán)的雜散抑制、相位噪聲、環(huán)路穩(wěn)定性和鎖定時間等重要環(huán)路參數(shù)有很大影響。

文中擬采用數(shù)字鎖相倍頻技術(shù)設(shè)計一個倍頻電路，由晶振輸入10 MHz信號，通過倍頻電路倍頻至3 417 MHz，應(yīng)用于CPT銣原子鐘微波信號源[3-5]。設(shè)計要求輸出頻率為:3 414～3 420 MHz，中心頻率為3 417 MHz，相位噪聲在100 Hz～1 kHz處均優(yōu)于-60 dBc/Hz。

1 工作原理

PLL主要由4個模塊[6-8]組成:鑒相器、環(huán)路濾波器、壓控振蕩器和分頻器。通過振蕩器引入的輸入信號進入鑒相器，與經(jīng)過分頻器倍頻后的輸出信號進行鑒相處理，鑒相器輸出一個與其相位差有關(guān)的電壓信號，該信號經(jīng)環(huán)路濾波器處理后進入VCO，通過VCO壓控端對VCO輸出信號進行控制。最后經(jīng)反饋環(huán)路使輸出頻率達到穩(wěn)定，經(jīng)VCO輸出目標(biāo)頻率。

其中環(huán)路濾波器對來自鑒相器的信號進行濾波，同時為系統(tǒng)提供一定的穩(wěn)定裕量。一般鑒相器和分頻器會集成在PLL芯片中，VCO有單獨的芯片或者也集成在PLL芯片中，而環(huán)路濾波器則需要根據(jù)需求自行設(shè)計。

圖1 鎖相環(huán)系統(tǒng)框圖

設(shè)鑒相器的增益為Kd，環(huán)路濾波器的傳輸函數(shù)為F（s），VCO的增益為Kv，N為分頻倍數(shù)，由下圖可以得到鎖相環(huán)的開環(huán)增益[9-10]為:

閉環(huán)增益為:

根據(jù)上述傳輸特性，可以確定環(huán)路濾波器的電容、電阻值。鎖相環(huán)的兩個重要參數(shù)為環(huán)路帶寬ωc和相位裕度φc。環(huán)路帶寬會影響環(huán)路對各部分噪聲的抑制，影響穩(wěn)定度，需根據(jù)實際情況確定選擇，取值不宜過大。相位裕度影響環(huán)路鎖定時間和穩(wěn)定度，相位裕度較大時，可以得到較好的穩(wěn)定性，但響應(yīng)速度會變慢。設(shè)計時需合理選擇相位裕度的大小，初值一般取45°左右。

2 環(huán)路濾波器計算

不同階數(shù)無源環(huán)路濾波器[11]傳輸函數(shù)表達式如下:

其中，T1、T2、T3、T4為時間常數(shù)，Ctot為環(huán)路濾波器總電容。

典型的二階和三階無源低通濾波器結(jié)構(gòu)如圖2（a）、2（b）所示。

圖2 無源低通濾波器

不同階數(shù)的無源低通濾波器參數(shù)如下:

表1 不同階數(shù)無源濾波器參數(shù)表

以三階為例，濾波器傳輸函數(shù):

鎖相環(huán)的開環(huán)增益為:

把s=jω代入可得鎖相環(huán)開環(huán)增益的相位裕度:

引入極點比T31，考慮到系統(tǒng)穩(wěn)定性和輸出信號雜散影響，T31在0到1之間取值，一般取為0.8。

總電容為:

上式中，K=KVCO·IP，KVCO為VCO壓控增益，IP為電荷泵電流。

設(shè)計時根據(jù)具體應(yīng)用的需求特點確定鎖相環(huán)的帶寬ωc、相位裕度φc和T31的值，結(jié)合器件相關(guān)參數(shù)，聯(lián)立（6）、（7）、（8）、（9）式，就能求出環(huán)路濾波器參數(shù)T1、T2、T3及Ctot的值。再根據(jù)表1，通過一定的數(shù)學(xué)近似，可以求出三階環(huán)路濾波器的電 阻和電容參數(shù)的具體值。

文中根據(jù)CPT銣原子鐘微波信號源的需求，利用鎖相環(huán)數(shù)字倍頻技術(shù)設(shè)計一種中心頻率為3 417 MHz的信號源，利用ADS軟件來求解環(huán)路濾波器的相關(guān)參數(shù)并進行相位噪聲模擬仿真[12-14]。

文中的鎖相環(huán)芯片采用ADI公司的ADF4350，該芯片內(nèi)集成有鑒相器、分頻器和VCO，外部需接一個低通環(huán)路濾波器。倍頻電路選用鎖相環(huán)和VCO相關(guān)參數(shù)如下:

1）VCO輸出頻率:137.5～4400 MHz；

2）VCO靈敏度:33 MHz/V；

3）參考源頻率:10 MHz；

4）鑒相器頻率:32 MHz；

5）電荷泵電流:5 mA。

設(shè)計目標(biāo)是:輸出頻率:3 414～3 420 MHz，頻率分辨率為10 kHz，相位噪聲在100 Hz～1 kHz處均優(yōu)于-60 dBc/Hz。為減小有源環(huán)路濾波器引入的噪聲，采用無源3階環(huán)路濾波器，系統(tǒng)環(huán)路帶寬ωc=50 kHz，相位裕度為45°～50°。

利用ADS生成的仿真結(jié)果如圖3所示。

圖3 環(huán)路濾波器仿真模擬圖

所以，得到的仿真結(jié)果為:

表2 環(huán)路濾波器仿真結(jié)果

利用ADS軟件模擬的環(huán)路濾波器的相位噪聲如圖4所示。

圖4 環(huán)路濾波器噪聲仿真模擬圖

3 測試分析

將計算的電阻、電容值應(yīng)用于實際微波源電路[15-17]，測得的信號頻譜如圖5所示，測得的相位噪聲如圖6所示。

由信號頻譜圖可以看出，輸出信號的頻率為3 416.987 MHz，與目標(biāo)頻率3 417 MHz的頻差只有13 kHz，出現(xiàn)偏差的主要原因是倍頻電路的輸入10 MHz信號存在一定偏差，該信號頻率在原子鐘工作時由伺服電路進行調(diào)節(jié)鎖定。因此，設(shè)計達到輸出頻率在3 414 MHz～3 420 MHz的要求。

考慮到系統(tǒng)相噪，PLL的帶內(nèi)相噪可用如下公式估算[18]:

圖5 輸出信號頻譜圖

圖6 輸出信號相位噪聲測試圖

其中PNTotal為鎖相環(huán)輸出信號的帶內(nèi)相噪，PNPLL為鎖相環(huán)的歸一化帶內(nèi)相噪，N為VCO輸出頻率與鑒相頻率的比值，fPFD是鑒相器的鑒相頻率。由式（10）可以看出，PLL系統(tǒng)相噪主要由PNPLL、分頻器N和鑒相頻率fPFD影響。而PNPLL是由鎖相環(huán)芯片本身決定，可以當(dāng)成一個常量處理。

ADF4350的帶內(nèi)歸一化相噪為-213 dBc/Hz，本文在小數(shù)分頻模式下，雜散平均化，所以ADF4350的帶內(nèi)歸一化相噪為-210 dBc/Hz。本文鑒相頻率為1 MHz，輸出信號頻率為 3.417 GHz，則N=3417，fPFD=1 MHz，根據(jù)式（10），帶內(nèi)相噪的理論值為:PNTotal=-79.33dBc/Hz。

由相位噪聲圖可以看出，相位噪聲與理論值有一定偏差，這是由于實際電路系統(tǒng)外部噪聲的干擾和電路的測試誤差造成的?？偟膩碚f，實際測試的相位噪聲和模擬噪聲值較為接近，相躁偏差在誤差允許范圍內(nèi)，在100 Hz～1 kHz處，實際相位噪聲均小于-60 dBc/Hz，滿足設(shè)計要求。

4 結(jié)束語

本文基于數(shù)字鎖相環(huán)技術(shù)，設(shè)計一倍頻電路，應(yīng)用于CPT銣原子鐘微波信號源。文章首先分析了鎖相環(huán)的基本原理，由傳輸函數(shù)計算出環(huán)路濾波器相關(guān)參數(shù)，然后利用ADS進行設(shè)計和仿真。最后將設(shè)計結(jié)果應(yīng)用于實際電路，經(jīng)實際測試，設(shè)計電路滿足要求。在實際工程設(shè)計中，可以通過選擇合適的環(huán)路帶寬和相位裕度，計算出環(huán)路濾波器的相關(guān)參數(shù)，對設(shè)計進行優(yōu)化，最后得出最優(yōu)的輸出信號頻譜。

[1]莊卉.鎖相與頻率合成技術(shù)[M].合肥：中國科學(xué)技術(shù)大學(xué)出版社，1996.

[2]白居憲.低噪聲頻率合成器[M].西安：西安交通大學(xué)出版社，1994.

[3]劉類驥，趙海清，曹遠洪.一種芯片原子鐘專用鎖相倍頻器研究與設(shè)計實現(xiàn)[J].宇航計測技術(shù)，2014，1（30）：37-41.

[4]廉吉慶.CPT原子鐘數(shù)字鎖相倍頻技術(shù)研究[D].蘭州：蘭州空間技術(shù)物理研究所，2014.

[5]劉靜，孫兵峰，閻世棟.一種微波倍頻方案在小型化銣鐘的應(yīng)用[J].波譜學(xué)雜志，2013，30（4）：559-566.

[6]遠坂俊昭.鎖相環(huán)（PLL）電路設(shè)計與應(yīng)用[M].何希才，譯.北京：科學(xué)出版社，2006.

[7]劉穎.鎖相環(huán)中鑒相器和環(huán)路濾波器的設(shè)計[D].西安：西安電子科技大學(xué)，2013.

[8]廉琛.基于注入鎖定技術(shù)的鎖相環(huán)、倍頻器和分頻器的研究與設(shè)計[D].上海：復(fù)旦大學(xué)，2012.

[9]楊坡，黃顯核，夏丹丹.電荷泵鎖相環(huán)環(huán)路濾波器的設(shè)計[J].聲學(xué)技術(shù)，2011，30（4）：369-372.

[10]任青蓮，高文華，郭萍.三階PLL無源環(huán)路濾波器的設(shè)計與仿真[J].四川兵工學(xué)報，2014，35（2）：101-104.

[11]王東虎.快速鎖相無源三階環(huán)路濾波器的設(shè)計與檢測[J].電子產(chǎn)品可靠性與環(huán)境試驗，2012，30（4）：61-64.

[12]劉麗平，楊維明，李倩，等.鎖相環(huán)中無源濾波器的設(shè)計與仿真[J].湖北大學(xué)學(xué)報，2011，33（4）：494-497.

[13]金玉琳，佘世剛，周毅.鎖相環(huán)環(huán)路濾波器噪聲特性分析與仿真[J].現(xiàn)代電子技術(shù)，2011，34（21）：193-198.

[14]高立俊.基于ADIsimPLL 3.1的鎖相環(huán)環(huán)路濾波器設(shè)計[J].現(xiàn)代電子技術(shù)，2013，36（15）：56-58.

[15]史學(xué)明，陳杰華，張奕.微波倍頻器的設(shè)計[J].中國宇航協(xié)會，2011全國時間頻率學(xué)術(shù)會議，北京，2011.

[16]湯曉東，孟志朋.6.5GHz鎖相環(huán)單片集成電路設(shè)計[J].半導(dǎo)體集成電路，2014，39（3）：174-192.

[17]竇建華.GHz PLL倍頻器的設(shè)計與研究[D].南京：東南大學(xué)，2011.

[18]徐述武，汪海勇，唐云峰.基于ADF4350鎖相頻率合成器的頻率源設(shè)計與實現(xiàn)[J].電子器件，2010，6（33）：725-729.

Design and implementation of frequency multiplier based on PLL

YANG Tan1，2，LIAN Ji-qing1，2，TU Jian-hui1，2，CUI Jing-zhong1，2
（1.Lanzhou Institute of Physics，Lanzhou730000，China；2.National key Laboratory of Science and Technology on Vacuum Technology＆Physical，Lanzhou730000，China）

PLL is widely used in communications，navigation，telemetry and many other fields for its high integration，good phase noise and spurious characteristics.For PLL frequency synthesizer，the design of loop filter has a decisive influence on the whole performance.In this paper，we design the multiplier in accordance with the requirement to microwave signal by the Rb atomic clock through digital PLL technology.First，we discuss the basic principle of the PLL and the design method of the parameters for the loop filter.Then we designed and simulated a loop filter for PLL by ADS according to demand.Finally，we applied the design to the circuit and presented the test results.

multiplier；PLL；loop filter；simulation；phase noise

TN742

A

1674-6236（2017）23-0105-04

2016-11-09稿件編號：201611071

楊坦（1989—），男，河南沈丘人，碩士研究生。研究方向：原子頻標(biāo)與技術(shù)。