低噪聲波形數(shù)字化電路的研制

申豐兆 張京隆 周榮 楊朝文

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低噪聲波形數(shù)字化電路的研制

申豐兆 張京隆 周榮 楊朝文

（四川大學物理科學與技術學院輻射物理與技術教育部重點實驗室 成都 610065）

由于電子學噪聲的存在，往往會影響核信號測量的精度。為了解決降低電路本底噪聲這一難點，從減小模擬電路噪聲、降低數(shù)字電路和電源干擾方面對低噪聲波形數(shù)字化電路的設計進行了研究。研制和實現(xiàn)噪聲水平為0.120 mV的低噪聲波形數(shù)字化電路，利用該電路和高純鍺探測器搭建了能譜測量系統(tǒng)。對152EU放射源進行能譜測試，在778.9keV處測得的能量分辨率為0.29%，結(jié)果優(yōu)于高精度示波器HDO6104，達到了國外商用數(shù)字化儀的性能。

低噪聲，數(shù)字化，HPGe，能譜

對核信號信息的獲取與處理可揭示輻射探測實驗背后的物理規(guī)律[1]。隨著電子技術的發(fā)展以及大規(guī)模、高精度實驗的興起，對核信號信息獲取與處理的要求也越來越高。

在對寬量程、高精度的輻射探測實驗進行數(shù)據(jù)獲取時，國外研究人員更多采用商用數(shù)字化儀。國外商用數(shù)字化儀的特點是性能穩(wěn)定，并能夠?qū)﹄娮訉W噪聲很好進行控制。截止到現(xiàn)在，國外數(shù)字化儀噪聲水平最好的是美國GaGe公司生產(chǎn)的CS16X1，在輸入信號滿量程為2 V的情況下，其噪聲水平為122.7mV[2]。但是國外數(shù)字化儀價格昂貴，并且對國內(nèi)很多單位禁運。所以，國內(nèi)很多單位更多采用自主研制的波形數(shù)字化電路。到目前為止，國內(nèi)公開文獻報道采樣率在100 MSPS以上的波形數(shù)字化電路中，最低噪聲水平為527mV[3]。

而對核信號信息的精確獲取需要降低電子學的噪聲水平。在核電子學中，噪聲來源有電子器件本身和外部噪聲[4]。電子器件的噪聲通常由載流子的隨機運動和載流子數(shù)量的漲落引起，如導體或電阻中的自由電子作不規(guī)則的熱運動；電子管陰極的熱電子發(fā)射；半導體內(nèi)載流子的產(chǎn)生和復合過程，都會引起電流和電壓的波動而產(chǎn)生噪聲[5]。外部噪聲包含供電電源噪聲、數(shù)字電路噪聲干擾和外界電磁干擾。本文從減小模擬電路噪聲、降低數(shù)字電路和電源干擾方面對低噪聲波形數(shù)字化電路的設計進行了研究。

1 電路總體結(jié)構

該電路系統(tǒng)設計由兩個電路板組成：數(shù)據(jù)采集及處理板和網(wǎng)絡傳輸板。而在數(shù)據(jù)采集及處理板上又可分為模擬電路部分和數(shù)字電路部分。圖1為該電路系統(tǒng)的結(jié)構示意圖；圖2為電路實物圖。

圖1 電路結(jié)構示意圖

圖2 電路實物圖

在模擬電路部分，由三個放大器構成[6]。第一個放大器接入探測器信號，對信號進行緩沖和匹配；第二個放大器接入第一級輸出和數(shù)字模擬轉(zhuǎn)換器(Digital-to-Analog Converter, DAC)，用來設置不同的基線以適應模擬數(shù)字轉(zhuǎn)換器(Analog-to-Digital Converter, ADC)的動態(tài)范圍；第三個放大器接第二級輸出，將單端信號轉(zhuǎn)為差分信號以適應ADC差分模式的要求。

在數(shù)字電路部分，主要由現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)和ADC組成。ADC實時地將模擬信號轉(zhuǎn)換成數(shù)字信號，以低電壓差分信號(Low-Voltage Differential Signaling, LVDS)模式傳向FPGA。在FPGA上，實現(xiàn)了動態(tài)的數(shù)字化基線的計算，采用了平均值法求基線[7]；同時采用了過閾觸發(fā)的方式，將觸發(fā)后的有效數(shù)據(jù)放到緩存器中。在模擬電路第二級接入的DAC的輸出也是通過這塊FPGA進行控制。

數(shù)據(jù)采集板與網(wǎng)絡傳輸板的通信是通過mini-dp連接線進行雙向傳輸，實際上是兩個FPGA之間的通信，采用了一種同步傳輸協(xié)議的方式，速度為50 Mbit?s?1。網(wǎng)絡傳輸板主要由FPGA和物理層芯片組成，將數(shù)字信號通過網(wǎng)口傳輸?shù)诫娔X上，平均傳輸速度為200 Mbit?s?1，再對傳輸?shù)诫娔X上的數(shù)據(jù)進行離線處理。

2 低噪聲設計

2.1 電子器件選型的設計

數(shù)字信號利用數(shù)字電平來進行信息的傳遞，由于其幅度大，抗干擾能力強，一般情況下，電路的噪聲不會影響數(shù)字信號的傳遞。所以電路噪聲主要由模擬電路噪聲和ADC噪聲組成。如圖3所示，在模擬電路上，第一個和第二個放大器選用了LMH6702，這個放大器有超低失真、寬帶、低噪聲等特點；第三個放大器選擇了低噪聲、超低失真度、高速差分放大器ADA4938。

圖3 模擬電路三級放大框圖

ADC種類主要有Integral ADC、Σ-ΔADC、SAR (Successive Approximation) ADC、Flash ADC和Pipelined ADC等。本系統(tǒng)目標設計采樣率在100MSPS以上，輸入信號滿量程為2 V時，有效分辨大于11 bit的低噪聲電路。通過比較不同種類ADC的轉(zhuǎn)換速率和轉(zhuǎn)換精度，Pipelined ADC是采樣率在100 MSPS，具有最高分辨精度的ADC[8]。本系統(tǒng)選取了Pipelined ADC、AD9268作為模數(shù)轉(zhuǎn)化器件。此ADC為雙通道、16位、125 MSPS，具有高分辨特點。芯片手冊上給出芯片接地時噪聲均方根值為2.27 LSB（最低有效位，Least Significant Bit）[9]，換算成電壓為0.069 mV。該芯片是目前商業(yè)上可獲得100 MSPS、具有最高分辨位數(shù)的芯片。

2.2 降低外部噪聲的設計

外部干擾源主要由供電電源、數(shù)字電路的干擾和電磁干擾組成。

對于電源噪聲濾波，在模擬電路部分，選擇了ADP7142、ADP7183和ADP7156線性穩(wěn)壓器，它們均具有高電源抑制比和低噪聲的特性；在數(shù)字電路部分，選用了高品質(zhì)電源濾波模塊，有低噪聲和功耗低的特點[10]。

電路中模擬部分與數(shù)字部分有三部分的交互：ADC輸出信號到FPGA；FPGA通過Serial Peripheral Interface (SPI)協(xié)議控制ADC內(nèi)部寄存器；FPGA通過SPI協(xié)議控制DAC輸出電壓。ADC輸出信號采用了LVDS模式，降低數(shù)字電路對模擬電路的干擾。FPGA控制ADC和DAC時，均在兩個芯片交互之間又加了一個電平轉(zhuǎn)化芯片。當FPGA傳輸指令完畢時，電平轉(zhuǎn)化芯片關閉，使得FPGA和ADC、DAC之間信號線斷開，降低數(shù)字電路對模擬電路的干擾。

而對于外部的電磁干擾，在電路中設計了一個屏蔽盒，將模擬電路設計在屏蔽盒內(nèi)，阻擋外部的電磁干擾。

3 性能指標與測試能譜結(jié)果

3.1 基線噪聲水平測試

基線的噪聲最直觀反映出此電路噪聲的抖動，如圖4所示，通過調(diào)節(jié)DAC的輸出，將基線控制在不同的范圍。在電路空載的情況下，測試電路自身基線的統(tǒng)計漲落。對6組數(shù)據(jù)的標準偏差求平均值，得到標準偏差的平均值，為3.92 LSB，換算成電壓為2000/65535×3.92 mV，即0.120 mV。

圖4 系統(tǒng)基線噪聲測試 (a) 9830道，(b) 19430道，(c) 30420道，(d) 41420道，(e) 49660道，(f) 57910道

3.2 有效位數(shù)測試

有效位數(shù)(Effective number of bits, ENOB)是反映ADC精度的一個指標。有效位數(shù)越高，表明ADC電路測量越精確。測試采用ENOB的IEEE Standard 1241-2010[11]，為：

式中：是ADC的有效位數(shù)；是電路的量程；是輸入正弦波的峰峰值；是信號對噪聲和諧波分量的比值，其計算方法是：

式中：S是傅里葉變換后輸入信號頻率對應的功率；NAD是其它頻率分量的總和。

測試輸入頻率在9.98 MHz條件下低噪聲電路的有效位數(shù)，結(jié)果如圖5所示。

圖5 有效位數(shù)測試

3.3 微分非線性測試

電路的微分非線性表征了ADC道寬的非均勻性，其定義為：ADC每一道道寬的測量值和理想值之差。測試時采用“背對背靜態(tài)鋸齒波測試法”[12]，產(chǎn)生周期性的鋸齒波，使輸入到電路的電壓幅度在ADC每道上均勻分布。微分非線性(Differential Nonlinearity, DNL)計算公式為：

式中：D為微分非線性；h(n)actual為實際測得每道的計數(shù)；h(n)ideal為理論上每道的計數(shù)。測試結(jié)果如圖6所示。

從圖6可以看出，電路的DNL小于0.4 LSB，表明沒有丟失道（DNL絕對值大于1 LSB）。

3.4 基于HPGe探測器的系統(tǒng)測試

如圖7所示，用高純鍺探測器和這套電子學組成一個系統(tǒng)，測試152EU放射源。做出其能譜，并計算了各個能峰的能量分辨率。HPGe探測器使用的是BE3830型號，高壓電源選取的是Model3106D型號，放大器選用的是Model2026型號。同時為了進行對比，在相同條件下測試了HDO6104示波器和Canberra的NIM插件MultiPort Ⅱ采集出的能譜數(shù)據(jù)。HDO6104示波器采用Teledyne力科的HD4096，具有12-bit高分辨率技術，結(jié)合長存儲深度、緊湊輕巧的結(jié)構設計。HDO6104是市面上可以購買、高速、具有最高分辨的示波器。

圖7 HPGe系統(tǒng)測試平臺

測試時，先用137Cs、60Co和22Na對這三種儀器進行能量刻度，線性擬合得到ADC道數(shù)和能量的關系：

能量分辨率計算公式為：

式中：FWHM為峰的半高寬；為峰的能量。分別用這三種儀器測量152EU，將采集到的脈沖進行存儲，用MATLAB對采集到的脈沖進行處理并作能譜圖。分別對每個峰進行高斯擬合求出其半高寬FWHM。測試出的能譜圖和能量分辨率如圖8所示。

對低噪聲電路、HDO6104示波器和Canberra多道分析器測得各個峰位的能量分辨率進行了計算，得到如表1所示的結(jié)果。實驗結(jié)果表明本電路在各個能區(qū)都要優(yōu)于HDO6104示波器系統(tǒng)。與Canberra多道分析器相比，達到了與其相近的性能指標。

圖8 低噪聲電路(a)、HDO6104示波器(b)和Canberra多道分析器(c)測試152EU能譜

表1 HDO6104示波器、Canberra多道分析器和低噪聲電路測試152EU不同峰位的能量分辨率

4 結(jié)語

本電路從電路設計上減小電子學噪聲，選取了低噪聲、高分辨的電子器件，并降低了外部的噪聲干擾。將電路的噪聲減小到很低的水平，噪聲水平為0.120 mV，并進行了能譜測量。與高分辨的示波器相比，低噪聲波形數(shù)字化電路能夠得到更好的性能。低噪聲波形數(shù)字化電路是核信號信息高精度獲取的重要硬件基礎，該電路還可廣泛地應用于數(shù)字化高分辨能譜測量、寬量程宇宙射線能譜測量、TOF 高精度時間測量以及高空間分辨的輻射成像系統(tǒng)。

1 Cherenkov E P. The discovery of the Cherenkov radiation[J]. Nuclear Instruments and Methods in Physics Research A, 2008, 595: 8?11.

2 Razor CompuScope 16XX - 16-bit family of multi- channel digitizers for the PCI express and PCI bus[EB/OL]. 2013-4-5[2017-5-20]. http://www.gage- applied.com/digitizers/GaGe-Digitizer-RazorCS16XX-PCI-PCIe-Data-Sheet.pdf.

3 杜中偉. 中子探測的波形數(shù)字化技術的研究[D]. 合肥: 中國科學技術大學, 2013. DOI: 10.7666/d.Y2512862. DU Zhongwei. Research of waveform digitizing technology for neutron detection[D]. Hefei: University of Science and Technology of China, 2013. DOI: 10.7666/ d.Y2512862.

4 左廣霞. 核輻射信號分析基礎[M]. 西安: 西北工業(yè)大學出版社, 2015: 133?149. ZUO Guangxia. Fundamentals of nuclear radiation signal analysis[M]. Xi'an: Northwestern Polytechnical University Press, 2015: 133?149.

5 王經(jīng)瑾. 核電子學[M]. 北京: 原子能出版社, 1978: 73?76. WANG Jingjin. Nuclear electronics[M]. Beijing: Atomic Energy Press, 1978: 73?76.

6 曾國強, 魏世龍, 夏源, 等. 碲鋅鎘探測器的數(shù)字核信號處理系統(tǒng)設計[J]. 核技術, 2015, 38(11): 110401. DOI: 10.11889/j.0253-3219.2015.hjs.38.110401. ZENG Guoqiang, WEI Shilong, XIA Yuan,. Design of digital nuclear signal processing system for CdZnTe detector[J]. Nuclear Techniques, 2015, 38(11): 110401. DOI: 10.11889/j.0253-3219.2015.hjs.38.110401.

7 李偉男, 楊朝文, 周榮. 基于FPGA脈沖幅度分析器的數(shù)字化基線估計方法[J]. 核技術, 2015, 38(6): 060403. DOI: 10.11889/j.0253-3219.2015.hjs.38.060403. LI Weinan, YANG Chaowen, ZHOU Rong. Baseline estimation method of digital multi-channel pulse height analyzer based on FPGA[J]. Nuclear Techniques, 2015, 38(6): 060403. DOI: 10.11889/j.0253-3219.2015.hjs.38. 060403.

8 韓繼國. 模/數(shù)轉(zhuǎn)換器ADC技術分析(上)[J]. 集成電路應用, 2014, (5): 18?22. HAN Jiguo. ADC technical analysis of analog/digital converter (Vol.1)[J]. Integrated Circuit Application, 2014, (5): 18?22.

9 16-bit, 80 MSPS/105 MSPS/125 MSPS, 1.8 V dual analog-to-digital converter (ADC)[EB/OL]. 2017-3-5 [2017-5-20]. http://www.analog.com/media/en/technical- documentation/data-sheets/AD9268.pdf.

10 張進文, 周榮, 張京隆, 等. LHAASO-WFCTA 數(shù)字電路電源模塊設計[J]. 核電子學與探測技術, 2015, 35(9): 909?912. ZHANG Jinwen, ZHOU Rong, ZHANG Jinglong,. The design of the power module in digital circuit for LHAASO-WFCTA[J]. Nuclear Electronics & Detection Technology, 2015, 35(9): 909?912.

11 IEEE standard for terminology and test methods for analog-to-digital converters[C]. IEEE Standard 1241-2010.

12 Testing data converter[EB/OL]. 2017-2-15[2017-5-20]. http://www.analog.com/media/en/training-seminars/design-handbooks/Data-Conversion-Handbook/Chapter5.pdf.

Low noise waveform sampling and digitization circuit design

SHEN Fengzhao ZHANG Jinglong ZHOU Rong YANG Chaowen

(Department of Nuclear Engineering and Technology, College of Physical Science and Technology, Sichuan University, Chengdu 610065, China)

The accuracy of nuclear signal measurement is often affected by electronic noise.This study aims to design a low noise circuit to enhance the accuracy of nuclear signal measurement and reduce circuit local noise.The design of waveform digital circuit for low noise is studied to reduce the noise of analog circuit and the interference between digital circuit and power supply. An energy spectrum measuring system that combine this waveform digital circuit with a high purity germanium detector was setup to test its performance on radiation energy spectrum.A circuit with noise level of 0.120 mV is designed and implemented.The energy spectrum measurement achieved an energy resolution of 0.29% at 778.9 keV of152Eu radiation source. This result shows that the low noise circuitperforms as well as commercial digitizer abroad.This low noise waveform digital circuit is an important hardware basis for high-precision acquisition of nuclear signal information.

Low noise, Digital, HPGe, Energy spectrum

SHEN Fengzhao, male, born in 1993, graduated from Sichuan University in 2016, master student, focusing on radiation detection technology

ZHOU Rong, E-mail: zhourong@scu.edu.cn

2017-05-20,

2017-08-14

TL82

10.11889/j.0253-3219.2017.hjs.40.120401

申豐兆，男，1993年出生，2016年畢業(yè)于四川大學，現(xiàn)為碩士研究生，研究領域為輻射探測技術

周榮，E-mail: zhourong@scu.edu.cn

2017-05-20，

2017-08-14

Supported by National Natural Science Foundation of China (No.11205108, No.11475121), Excellent Youth Fund of Sichuan University (No.2016SCU04A13)

國家自然科學基金(No.11205108、No.11475121)、四川大學優(yōu)秀青年基金(No.2016SCU04A13)資助