一種用于邏輯分析儀的FPGA測(cè)試接口電路

文常保， 吳忠秉， 雪程飛， 姚世朋， 李演明， 李 陽， 王澄宇

(長(zhǎng)安大學(xué) 電子與控制工程學(xué)院 微納電子研究所，西安 710064)

一種用于邏輯分析儀的FPGA測(cè)試接口電路

文常保， 吳忠秉， 雪程飛， 姚世朋， 李演明， 李 陽， 王澄宇

(長(zhǎng)安大學(xué) 電子與控制工程學(xué)院 微納電子研究所，西安 710064)

針對(duì)目前利用邏輯分析儀對(duì)FPGA進(jìn)行測(cè)試時(shí)，各待測(cè)信號(hào)之間出現(xiàn)干擾現(xiàn)象及利用差分方式測(cè)量時(shí)浪費(fèi)FPGA的 I/O引腳資源的問題，提出了一種用于邏輯分析儀的FPGA測(cè)試接口電路實(shí)現(xiàn)方案。該方案由信號(hào)輸入接口模塊、單端信號(hào)轉(zhuǎn)差分信號(hào)模塊和信號(hào)輸出接口模塊組成。信號(hào)輸入接口模塊完成FPGA和測(cè)試接口電路之間的信號(hào)傳輸工作，單端信號(hào)轉(zhuǎn)差分信號(hào)模塊把單端信號(hào)轉(zhuǎn)換成差分信號(hào)，信號(hào)輸出接口模塊將轉(zhuǎn)換完成后的信號(hào)輸出給邏輯分析儀。通過一個(gè)具體的FPGA信號(hào)測(cè)試實(shí)驗(yàn)表明，在采樣深度分別為1、8、32 KB時(shí)，使用測(cè)試接口電路比沒有使用時(shí)的測(cè)量相對(duì)誤差分別減少了87.3%、90.2%、88.6%。

現(xiàn)場(chǎng)可編程門陣列； 邏輯分析儀； 測(cè)試接口電路

0 引 言

現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)[1]由于具有強(qiáng)大的數(shù)據(jù)并行處理能力，并且將硬核或軟核，以及存儲(chǔ)器、外圍I/O等硬件資源集成在一起[2]，大大降低了電路系統(tǒng)設(shè)計(jì)的復(fù)雜程度和效率的提高，因此從一出現(xiàn)就得到了學(xué)術(shù)界和工業(yè)界的青睞，其也成為目前研究和應(yīng)用的熱點(diǎn)之一[3-4]。

目前，對(duì)于FPGA的測(cè)試多采用邏輯分析儀來完成[5-7]。它可以監(jiān)測(cè)和存儲(chǔ)硬件電路工作時(shí)的邏輯電平，并將其以類似方波的波形圖直觀的顯示出來，利于開發(fā)人員剖析、查驗(yàn)電路設(shè)計(jì)的正確與否。當(dāng)采用單端信號(hào)方式對(duì)FPGA進(jìn)行測(cè)試時(shí)，多路待測(cè)信號(hào)在傳輸過程中會(huì)產(chǎn)生干擾現(xiàn)象，使測(cè)試結(jié)果的準(zhǔn)確度降低[8-9]。盡管使用差分信號(hào)方式[10-11]測(cè)試能夠很好的解決干擾問題，但當(dāng)系統(tǒng)的設(shè)計(jì)內(nèi)容非常龐大時(shí)，邏輯分析儀直接與FPGA相連進(jìn)行差分信號(hào)測(cè)試，會(huì)造成FPGA的I/O引腳資源的浪費(fèi)，且在系統(tǒng)I/O引腳資源緊張的情況下，若還留出足夠I/O引腳進(jìn)行測(cè)試使用，則必須進(jìn)行系統(tǒng)硬件升級(jí)，這又會(huì)引起開發(fā)難度增加和成本提高[12]。

針對(duì)目前FPGA測(cè)試中存在的上述不足，提出了一種用于邏輯分析儀的FPGA測(cè)試接口電路設(shè)計(jì)方案。在不增加系統(tǒng)硬件資源的情況下，實(shí)現(xiàn)了單端信號(hào)到差分信號(hào)的轉(zhuǎn)換，解決了FPGA測(cè)試中存在的干擾問題。

1 設(shè)計(jì)方案及工作原理

用于邏輯分析儀的FPGA測(cè)試接口電路由信號(hào)輸入接口模塊、單端信號(hào)轉(zhuǎn)差分信號(hào)模塊和信號(hào)輸出接口模塊組成，原理結(jié)構(gòu)如圖1所示。其中，信號(hào)Ⅰ是從FPGA輸入到測(cè)試接口電路的待測(cè)信號(hào)。信號(hào)輸入接口模塊完成FPGA和測(cè)試接口電路之間的信號(hào)傳遞工作，而單端信號(hào)轉(zhuǎn)差分信號(hào)模塊是把單端信號(hào)轉(zhuǎn)換成差分信號(hào)。信號(hào)輸出接口模塊是將轉(zhuǎn)換完成后的信號(hào)Ⅱ輸出給邏輯分析儀。

圖1 測(cè)試接口電路原理結(jié)構(gòu)圖

測(cè)試接口電路中信號(hào)輸入接口模塊具有nip路信號(hào)通道，其中

nip=2i

(1)

式中，i≥3，i∈N。

單端信號(hào)轉(zhuǎn)差分信號(hào)模塊中是用差分線路驅(qū)動(dòng)器來完成單端信號(hào)到差分信號(hào)的轉(zhuǎn)換。差分線路驅(qū)動(dòng)器具有ndip路信號(hào)輸入通道。所需要的差分線路驅(qū)動(dòng)器的數(shù)量為

nd=nip/ndip

(2)

式中，ndip=2，4，…，2j(j≥1，j∈N)。

信號(hào)輸出接口模塊具有nop路信號(hào)通道，其中

nop=2·nip

(3)

在使用邏輯分析儀對(duì)FPGA系統(tǒng)進(jìn)行測(cè)試時(shí)，在信號(hào)傳輸過程中保持待測(cè)信號(hào)的保真度非常重要。使用傳統(tǒng)的單端信號(hào)傳輸方式達(dá)不到保真待測(cè)信號(hào)的要求，而使用差分傳輸方式則能夠很好的保持待測(cè)信號(hào)的純凈、完整性[13]。這主要是因?yàn)橥ㄟ^差分方式傳輸待測(cè)信號(hào)可以有效地減少傳輸線之間的相互干擾，并且能夠提高抑制外界電磁場(chǎng)干擾的能力，以及具有時(shí)序定位精確、降低時(shí)序誤差等優(yōu)點(diǎn)[14-15]。

當(dāng)直接使用單端信號(hào)方式傳輸待測(cè)信號(hào)時(shí)，設(shè)在信號(hào)傳輸線上產(chǎn)生的噪聲干擾為Δα，則邏輯分析儀接收到的信號(hào)為

s=Sw+Δα

(4)

式中，Sw為待測(cè)信號(hào)。

采用圖2所示差分方式傳輸待測(cè)信號(hào)時(shí)，待測(cè)信號(hào)Sw通過差分線路驅(qū)動(dòng)器后輸出So1和So2兩路信號(hào)。設(shè)傳輸過程中，兩路信號(hào)傳輸線上產(chǎn)生的噪聲干擾分別為Δα1和Δα2，則邏輯分析儀接收到的信號(hào)為

s=(So1+Δα1)-(So2+Δα2)

(5)

由于在差分信號(hào)傳輸線上產(chǎn)生的干擾噪聲Δα1和Δα2相同，則邏輯分析儀接收到的信號(hào)為

s=So1-So2

(6)

由式(6)可知，該測(cè)試接口電路可以有效地消除來自線路的干擾信號(hào)。

圖2 差分信號(hào)傳輸方式

2 實(shí)驗(yàn)及結(jié)果分析

2.1 實(shí) 驗(yàn)

為了驗(yàn)證該設(shè)計(jì)方案的可行性，這里以一個(gè)16路FPGA信號(hào)作為測(cè)試對(duì)象，設(shè)計(jì)了一個(gè)用于邏輯分析儀的FPGA測(cè)試接口電路。

根據(jù)測(cè)試對(duì)象的信號(hào)路數(shù)，該用于邏輯分析儀的FPGA測(cè)試接口電路中的信號(hào)輸入接口模塊具有16路的信號(hào)輸入。單端信號(hào)轉(zhuǎn)差分信號(hào)模塊中選用具有三態(tài)輸出、RS-422/423傳輸?shù)牟罘志€路驅(qū)動(dòng)器MC3487P[16]。它具有4路信號(hào)輸入通道和8路信號(hào)輸出通道。同時(shí)，由式(2)可以確定單端信號(hào)轉(zhuǎn)差分信號(hào)模塊中差分線路驅(qū)動(dòng)器的數(shù)量為4。

另外，為了保持差分信號(hào)傳輸線上產(chǎn)生的干擾噪聲盡量相同，將測(cè)試接口電路中的各個(gè)模塊在電路板上盡量對(duì)稱放置，使其受到的噪聲干擾相同，以提高抑制干擾信息的效果?；谶@種思路，測(cè)試接口電路中單端信號(hào)轉(zhuǎn)差分信號(hào)模塊是由兩個(gè)子模塊組成。因此，由差分線路驅(qū)動(dòng)器的總數(shù)量nd可得每個(gè)單端信號(hào)轉(zhuǎn)差分信號(hào)子模塊中差分線路驅(qū)動(dòng)器的數(shù)量為nd/2，即每個(gè)單端信號(hào)轉(zhuǎn)差分信號(hào)子模塊是由兩個(gè)4路差分線路驅(qū)動(dòng)器組成。本實(shí)驗(yàn)中的單端信號(hào)轉(zhuǎn)差分信號(hào)子模塊具有8路信號(hào)輸入通道和16路信號(hào)輸出通道。信號(hào)輸出接口模塊Ⅰ、Ⅱ是具有16路信號(hào)通道。

根據(jù)系統(tǒng)的設(shè)計(jì)方案和工作原理以及對(duì)應(yīng)的器件選擇，用于邏輯分析儀的FPGA測(cè)試接口電路的連接圖如圖3所示。從FPGA中傳來的16路信號(hào)Ⅰ，經(jīng)信號(hào)輸入接口模塊，分成兩個(gè)8路信號(hào)分別傳送給單端信號(hào)轉(zhuǎn)差分信號(hào)子模塊Ⅰ、Ⅱ，單端信號(hào)轉(zhuǎn)差分信號(hào)子模塊Ⅰ、Ⅱ?qū)⒔邮盏降?路單端信號(hào)轉(zhuǎn)換成16路差分信號(hào)輸送到信號(hào)輸出接口模塊，信號(hào)輸出接口模塊再將接收到的32路信號(hào)Ⅱ輸送給邏輯分析儀。

圖3 測(cè)試接口電路連接圖

所設(shè)計(jì)的用于邏輯分析儀的FPGA測(cè)試接口電路最終實(shí)驗(yàn)板如圖4所示。

圖4 測(cè)試接口電路實(shí)物圖

2.2 實(shí)驗(yàn)結(jié)果分析

根據(jù)用于邏輯分析儀的FPGA測(cè)試接口電路的設(shè)計(jì)方案，對(duì)FPGA系統(tǒng)中數(shù)據(jù)輸出接口信號(hào)的時(shí)序進(jìn)行采樣測(cè)試。將所設(shè)計(jì)的測(cè)試接口電路中的信號(hào)輸入接口模塊連接到FPGA系統(tǒng)上相關(guān)的I/O引腳上，信號(hào)輸出接口模塊相應(yīng)地和邏輯分析儀的探頭相連。

利用圖4中所制作的用于邏輯分析儀的FPGA測(cè)試接口電路，在采樣深度為8K時(shí)，對(duì)使用該電路前、后數(shù)據(jù)輸出信號(hào)的幀同步信號(hào)VSYNC與行同步信號(hào)HSYNC在時(shí)序上進(jìn)行采樣分析，測(cè)試對(duì)比結(jié)果分別如圖5和圖6所示。

圖5 使用前后VSYNC信號(hào)測(cè)試對(duì)比圖

圖6 使用前后HSYNC信號(hào)測(cè)試對(duì)比圖

圖5中幀同步信號(hào) VSYNCⅠ為使用本測(cè)試接口電路前的測(cè)試結(jié)果，幀同步信號(hào)VSYNCⅡ?yàn)槭褂帽緶y(cè)試接口電路后的測(cè)試結(jié)果，CLK是時(shí)鐘控制信號(hào)。由圖中可知，在使用本測(cè)試接口電路前，在25、39、100、114、175 μs、…，幀同步信號(hào)均受到噪聲干擾的影響。而使用本測(cè)試接口電路后，幀同步信號(hào)VSYNCⅡ中沒有受到噪聲干擾影響。

圖6中行同步信號(hào) HSYNCⅠ為使用本測(cè)試接口電路前的測(cè)試結(jié)果，行同步信號(hào)HSYNCⅡ?yàn)槭褂帽緶y(cè)試接口電路后的測(cè)試結(jié)果。由圖中可知，在使用本測(cè)試接口電路前，行同步信號(hào)HSYNCⅠ受噪聲干擾的影響很大，在39、74、114、149、189 μs、…，行同步信號(hào)均受到噪聲干擾的影響。在使用本測(cè)試接口電路后，行同步信號(hào)HSYNCⅡ中沒有受到噪聲干擾影響。

在不同的采樣深度下，隨機(jī)抽取待測(cè)信號(hào)中的500個(gè)采樣點(diǎn)進(jìn)行測(cè)試，計(jì)算在使用所提出的用于邏輯分析儀的FPGA測(cè)試接口電路前、后邏輯分析儀接收到的待測(cè)信號(hào)與真實(shí)值之間的相對(duì)誤差(RE)，REbefore和REafter，結(jié)果如表1所示。

表1 不同采樣深度下的相對(duì)誤差對(duì)比

由表1中可以看出，使用所提出的用于邏輯分析儀的FPGA測(cè)試接口電路之前，在采樣深度分別為1、8、32 KB時(shí)，誤差分別達(dá)到了32.4%、38.6%、30.6%，待測(cè)信號(hào)各路之間存在的干擾問題嚴(yán)重。而且，這種誤差不會(huì)因?yàn)榧哟髮?duì)待測(cè)信號(hào)的采樣深度而減少，如采樣深度為8 KB時(shí)的誤差比采樣深度1 KB時(shí)高19.1%。而在使用提出的用于邏輯分析儀的FPGA測(cè)試接口電路之后，待測(cè)信號(hào)各路之間的干擾現(xiàn)象顯著減少，在不同采樣深度下，測(cè)試的相對(duì)誤差分別為4.1%、3.8%、3.5%，都降低到5%以下。對(duì)比使用本測(cè)試接口電路前、后測(cè)量信號(hào)的相對(duì)誤差，可知與沒有采用該接口電路時(shí)相比，采用本測(cè)試接口電路后，在采樣深度為1、8、32 KB時(shí)，測(cè)試信號(hào)的誤差分別減少了87.3%、90.2%、88.6%。從以上分析可知，提出的用于邏輯分析儀的FPGA測(cè)試接口電路在節(jié)省了FPGA的16個(gè)I/O引腳資源的情況下，且測(cè)試的相對(duì)誤差明顯減少，極大的改善了待測(cè)信號(hào)各路之間干擾的影響。

3 結(jié) 語

本文提出了一種用于邏輯分析儀的FPGA測(cè)試接口電路，實(shí)現(xiàn)了將待測(cè)單端信號(hào)轉(zhuǎn)化為待測(cè)差分信號(hào)。與傳統(tǒng)的測(cè)試接口電路技術(shù)相比，該測(cè)試接口電路有效地減少了待測(cè)信號(hào)在傳輸過程中受噪聲干擾的影響，并避免了在對(duì)FPGA進(jìn)行測(cè)試時(shí)，使用差分方式輸出待測(cè)信號(hào)，節(jié)省了FPGA的I/O引腳資源。

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TestInterfaceCircuitofFPGAforLogicAnalyzer

WENChangbao,WUZhongbing,XUEChengfei,YAOShipeng,LIYanming,LIYang,WANGChengyu

(Institute of Micro-nanoelectronics, School of Electronics and Control Engineering, Chang’an University， Xi’an 710064， China)

In order to remove the interference phenomenon among the measured signals and reduce the waste of FPGA I/O port resource as the differential flying lines used in the FPGA tested by the logic analyzer, a test interface circuit of FPGA for logic analyzer is proposed. The design scheme consists of the signal input interface module, differential signal module for the single ended signal and the signal output interface module. The signal input interface module is to complete the signal transmission between FPGA and test interface circuit. The differential signal module is to convert the single ended signal into the differential signal. The signal output interface module is to output the signal converted by the logic analyzer. The FPGA signal is tested as the sampling depths 1 KB, 8 KB and 32 KB, respectively. The experiments confirm that the relative errors of measurement using the test interface circuit are 87.3%, 90.2% and 88.6%, respectively, less than those without using the test interface circuit.

field programmable gate array(FPGA); logic analyzer; test interface circuit

TH 89; TN 98; TP 334

A

1006-7167(2017)11-0011-04

2017-03-28

國家自然科學(xué)基金資助項(xiàng)目(60806043)；陜西省自然科學(xué)基礎(chǔ)研究計(jì)劃資助項(xiàng)目(2015JM6271)；全國大學(xué)生創(chuàng)新創(chuàng)業(yè)訓(xùn)練項(xiàng)目(201510710038和201510710035)；中央高校教育教學(xué)改革專項(xiàng)經(jīng)費(fèi)資助(310632176401和310632171512)

文常保(1976-)，男，山西運(yùn)城人，博士后,教授。2012年到2013年在美國University of South Florida從事訪學(xué)研究工作，主要從事真空微納電子器件、信息處理器件及傳感器的研究。

Tel.:15902962067; E-mail: estlab@chd.edu.cn