高效率集成電路測試芯片設(shè)計方法

胡龍躍，史 崢，劉得金，邵康鵬

浙江大學(xué) 超大規(guī)模集成電路設(shè)計研究所，杭州 310027

1 引言

在超大規(guī)模集成電路工藝制造過程中用來測試器件電學(xué)性能、監(jiān)測成品率和監(jiān)控制程的測試基本單元或者基本結(jié)構(gòu)，被稱為測試結(jié)構(gòu)。測試芯片是一系列測試結(jié)構(gòu)的組合體[1-2]。

根據(jù) ITRS（International Technology Roadmap for Semiconductors）[3]2011的報告，超大規(guī)模集成電路新技術(shù)產(chǎn)品從基礎(chǔ)技術(shù)研究到工藝開發(fā)，從工藝開發(fā)到產(chǎn)品開發(fā)分別需要36個月的時間。在工藝開發(fā)中，一個很重要且不停循環(huán)進行的工作是通過設(shè)計測試芯片來檢測工藝缺陷、評估器件性能使得工藝制程更加穩(wěn)定和成熟，從而提高芯片的成品率[4-5]。其次，由于工藝制程復(fù)雜和成品率缺失來源繁多，要精確檢測和定位，需要設(shè)計數(shù)目龐大的測試結(jié)構(gòu)來完成測試實驗[6-7]?；谝陨蟽牲c，測試芯片設(shè)計是一個貫穿整個工藝開發(fā)過程的工作，需要不斷設(shè)計、實驗和測試，直到工藝達到穩(wěn)定和成熟的高成品率階段為止。

在PDK（Process Design Kit）測試中也同樣面臨以上問題，當(dāng)前集成電路制造業(yè)普遍采用的方式是通過人工的方式手動完成所有結(jié)構(gòu)的版圖設(shè)計[8]，通過修改SKILL腳本或者Tcl腳本等來完成PDK中PCell（Parameterized Cell）測試結(jié)構(gòu)生成[9]，其問題主要是需要大量的人力投入，而且時間周期長。

針對測試芯片中測試結(jié)構(gòu)的相似性特點[10]，提出了一種測試芯片設(shè)計方法，該方法通過對各類測試結(jié)構(gòu)批量參數(shù)化建模，利用版圖編輯器作圖，來提高測試芯片設(shè)計效率。依據(jù)此方法，開發(fā)了一套針對工藝開發(fā)包的測試芯片，實驗結(jié)果驗證了其高效性。

2 測試芯片設(shè)計方法

2.1 測試結(jié)構(gòu)參數(shù)化建模

對測試結(jié)構(gòu)進行參數(shù)化建模是將測試結(jié)構(gòu)的技術(shù)規(guī)格如關(guān)鍵尺寸、線寬、線間距、圖層以及圖層相對位置關(guān)系等所有可以表征測試結(jié)構(gòu)的變量進行參數(shù)化定義，將參數(shù)作為測試結(jié)構(gòu)版圖生成工具（例如參數(shù)化單元）的輸入變量，為后期測試結(jié)構(gòu)版圖生成工具的實現(xiàn)與應(yīng)用做準(zhǔn)備。

對測試結(jié)構(gòu)的參數(shù)化建模分為兩個步驟，第一步根據(jù)實驗設(shè)計的要求將需要進行實驗的關(guān)鍵尺寸或類型進行參數(shù)化。第二步是將測試結(jié)構(gòu)中除實驗設(shè)計的關(guān)鍵性參數(shù)之外的其余特征尺寸、類型等進行參數(shù)化定義?？紤]到可制造性問題，這一部分規(guī)格參數(shù)需嚴(yán)格按照設(shè)計規(guī)則進行設(shè)計。設(shè)計規(guī)則規(guī)定了半導(dǎo)體制造的各工藝圖層的最小線寬、最小線間距、最小/最大密度等，需嚴(yán)格按照設(shè)計規(guī)則設(shè)計才能夠保證器件有良好可造性。

2.2 測試結(jié)構(gòu)版圖編輯器

為了縮短測試結(jié)構(gòu)生成周期，本文提出了一種基于直觀圖形操作的版圖編輯器，該編輯器利用優(yōu)化設(shè)計后的約束操作及運算操作功能，可以高效、快速地產(chǎn)生測試結(jié)構(gòu)版圖。

該版圖編輯器的架構(gòu)圖如圖1所示，它包括屬性參數(shù)輸入、圖形屬性定義、約束定義、版圖運算操作定義、版圖編輯器和版圖瀏覽器六個部分。其中屬性參數(shù)的類型和命名用于圖形屬性的定義、圖形間約束條件的定義和版圖運算操作的定義。圖形屬性定義包括圖層、幾何尺寸以及坐標(biāo)的設(shè)置。約束操作用來操作圖形的相對位置關(guān)系，包括間距約束（space）和對齊約束（alignment）兩類。版圖運算操作包括通孔自動填充、布爾運算（與、或、異或等）等類型。

圖1 版圖編輯器的架構(gòu)圖

版圖編輯器支持的約束操作有兩種類型，一種是間距類型，一種是對齊類型。

space約束用于規(guī)定圖形或者物體之間距離的相對位置關(guān)系。定義一個space約束需要有一個參照物體和一個移動物體，并制定約束的參考值。參照物體既可以是版圖中的某一個圖形的一條邊，也可以是一個實例化單元的一條邊。參考值是一個輸入?yún)?shù)變量，可以從參數(shù)化建模中直接得到；如果是正數(shù)，那么被移動物體將被移動到參考物體的上方或者右方。負(fù)數(shù)反之。

alignment約束用于規(guī)定圖形或者物體之間的水平或者豎直的對齊關(guān)系。同樣地，需先定義一個參照物體和一個移動物體。參照物體通常是版圖中某一個物體或?qū)嵗瘑卧哪骋粭l邊的垂直中心線，也可以是某一個頂點或者中心點。移動物體是指被這個約束限制，其相對位置或者物體屬性將發(fā)生變化的物體，也可以是某一個物體或?qū)嵗瘑卧哪骋粭l邊的垂直中心線，或者某一個頂點或中心點。

alignment約束需要對對齊方向進行選擇，有水平方向、垂直方向、和雙方向三個選項。

版圖編輯器支持的版圖運算操作類型，主要有用于完成對版圖運算如contact/via的自動填充，圖形布爾操作等等。列舉幾種操作類型如下：

Fill，按照指定條件自動完成contact/via的填充；

Remove，移除指定的object；

Boolean AND，對圖形進行“與”操作；

Boolean MINUS，對指定邊框減去object；

Masking BBox，為指定cell或者object添加一個邊框?qū)?，用于implant層的自動產(chǎn)生；

Cut hole，對object進行挖孔操作。

2.3 同類實驗設(shè)計

結(jié)束前兩步的操作后，將參數(shù)化建模的參數(shù)輸入到版圖編輯器生成的測試結(jié)構(gòu)中，可以生成一個與之相對應(yīng)的實例化的測試結(jié)構(gòu)。

此時需進行同類實驗設(shè)計。首先，將參數(shù)化建模中需要批量修改的參數(shù)提取到電子表格，保存成為電子表格格式。然后，利用電子表格對于數(shù)據(jù)處理的便捷性，如等差數(shù)值遞增等，可以迅速得到一組參數(shù)并保存。最后，通過導(dǎo)入已經(jīng)擁有大量數(shù)據(jù)的電子表格到版圖生成器中，參數(shù)名稱與版圖結(jié)構(gòu)擁有對應(yīng)關(guān)系，從而生成多個測試結(jié)構(gòu)。具體過程如圖2所示。

圖2 同類實驗設(shè)計

2.4 實例演示

對于CMOS電路一個重要的電學(xué)特性就是方塊電阻，普遍采用Van der Pauw method[11]中描述的Kelvin結(jié)構(gòu)來測量。對于內(nèi)部金屬電阻需要下列公式計算：

其中，R表示互連電阻值，Rs表示互連線條的薄膜電阻，L為金屬線長度，W為金屬線寬度，T為金屬線條厚度，ρ為金屬的電阻率。通過上面兩個式子，可以將芯片互聯(lián)線的設(shè)計尺寸和實際物理尺寸對比。其版圖結(jié)構(gòu)示意如圖3所示。

圖3 Kelvin結(jié)構(gòu)參數(shù)化建模示意圖

以此為例，演示測試結(jié)構(gòu)版圖的實驗過程。

（1）參數(shù)化建模

參數(shù)化建模如圖3所示，其中實驗設(shè)計關(guān)鍵參數(shù)是KelvinWidth、DummyWidth和 DummySpace。列表如表 1所示。

表1 MOS管建模參數(shù)列表

（2）版圖編輯器實現(xiàn)

通過使用相關(guān)約束操作和運算操作，可以迅速得到版圖如圖4。

圖4 Kelvin在版圖編輯器中生成

（3）同類實驗設(shè)計

完成了MOS管版圖編輯器實現(xiàn)之后，按照實驗設(shè)計關(guān)鍵參數(shù)的電子表格，如表1所示，輸入到版圖編輯器中，根據(jù)實驗要求修改參數(shù)的變量參考值產(chǎn)生一組參數(shù)，并依次生成與此組參數(shù)相對應(yīng)的測試結(jié)構(gòu)版圖。例如此處取KelvinWidth的變量參考值分別為0.5、0.8、1.0、1.2，即可批量產(chǎn)生Kelvin結(jié)構(gòu)如圖5所示。

圖5 批量生成Kelvin測試結(jié)構(gòu)版圖

3 開發(fā)PDK測試芯片

依據(jù)此設(shè)計方法，開發(fā)出了針對PDK的一套測試芯片，實驗對象為基于Cadence公司軟件工具所開發(fā)的PDK。生成此PDK的測試芯片分為以下步驟：

（1）通過 Cadence公司的全定制化集成電路開發(fā)平臺Virtuoso執(zhí)行SKILL命令集，引發(fā)通信調(diào)用機制[12-13]，獲得PDK的基本信息，即PDK的名字以及PDK對應(yīng)的所有的單元的名字。

（2）通過圖形編輯器的操作，完成參數(shù)化單元圖形測試結(jié)構(gòu)的繪制，自行設(shè)置該參數(shù)化單元的參數(shù)信息，并使之與圖形測試結(jié)構(gòu)對應(yīng)，可以批量生成測試結(jié)構(gòu)，保存在PDK的相應(yīng)單元名稱下。

（3）將多個測試結(jié)構(gòu)置于焊盤之間，定義引腳和焊盤之間的連接關(guān)系，批量地進行布局和繞線，生成測試芯片。

（4）對生成的測試芯片進行設(shè)計規(guī)則檢查，避免配置的參數(shù)與設(shè)計規(guī)則發(fā)生沖突，修改使其通過設(shè)計規(guī)則檢查。

PDK生成測試芯片機制如圖6所示。

基于國內(nèi)某半導(dǎo)體生產(chǎn)商的40 nm工藝開發(fā)包，該工藝開發(fā)包含32個單元，用該設(shè)計方法開發(fā)了一套測試芯片進行實驗。生產(chǎn)商要求一套工藝開發(fā)包測試結(jié)構(gòu)數(shù)量為6 976個，平均每個單元需要測試結(jié)構(gòu)218個，實驗結(jié)果如表2所示。

表2 生成測試芯片時間 s

4 結(jié)束語

介紹了一種高效率的測試芯片設(shè)計方法。通過完成成品率測試所需的測試結(jié)構(gòu)批量參數(shù)化建模，以及使用版圖編輯器作圖來快速生成測試芯片。依據(jù)此方法，開發(fā)出了一套針對工藝開發(fā)包的測試芯片，實驗結(jié)果表明生成測試芯片的易操作性，以及在可制造性成品率提高中的高效意義。

圖6 開發(fā)PDK測試芯片機制

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