星載存儲(chǔ)器吞吐率瓶頸與高速并行緩存機(jī)制

董振興， 朱 巖， 許志宏， 宋 琪

(1.中國(guó)科學(xué)院國(guó)家空間科學(xué)中心，北京 100190； 2.中國(guó)科學(xué)院大學(xué)，北京 100190)

星載存儲(chǔ)器吞吐率瓶頸與高速并行緩存機(jī)制

董振興1,2， 朱 巖1,2， 許志宏1,2， 宋 琪1,2

(1.中國(guó)科學(xué)院國(guó)家空間科學(xué)中心，北京 100190； 2.中國(guó)科學(xué)院大學(xué)，北京 100190)

為解決目前星載存儲(chǔ)器無法有效支持多路高速數(shù)據(jù)并行存儲(chǔ)的問題，針對(duì)載荷數(shù)據(jù)高速輸入需求，對(duì)基于NAND Flash的固態(tài)存儲(chǔ)器的吞吐率瓶頸進(jìn)行分析，根據(jù)固態(tài)存儲(chǔ)器的固有寫操作特性對(duì)有效吞吐率的影響，提出了四級(jí)流水線操作和總線并行擴(kuò)展方案；針對(duì)多通道數(shù)據(jù)并行存儲(chǔ)、流水線加載連續(xù)性等需求，對(duì)使用現(xiàn)場(chǎng)可編程門陣列FPGA(Field-Programmable Gate Array)內(nèi)部雙端口隨機(jī)存取存儲(chǔ)器RAM(Random access memory)、外置靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM(Static Random Acess Memory)等已有緩存方案的不足進(jìn)行分析，完成了基于同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM(Synchronous Dynamic Random Access Memory)的方案可行性分析與新型存儲(chǔ)單元架構(gòu)設(shè)計(jì)，最終提出了基于SDRAM的高速多通道緩存與存儲(chǔ)協(xié)同調(diào)度方案. 模型仿真與原型功能驗(yàn)證結(jié)果表明，方案在極限工況下可將4路高速文件數(shù)據(jù)連續(xù)并行接收緩存至SDRAM中，并可根據(jù)各分區(qū)緩存狀態(tài)將文件數(shù)據(jù)按優(yōu)先級(jí)自主動(dòng)態(tài)寫入Flash中，期間緩存無溢出，并最終進(jìn)入常規(guī)動(dòng)態(tài)平衡調(diào)度狀態(tài)，實(shí)現(xiàn)了對(duì)多路高速載荷數(shù)據(jù)的并行接收緩存和自主調(diào)度存儲(chǔ)，且存儲(chǔ)器的數(shù)據(jù)吞吐率可達(dá)1.2Gbps，能夠滿足未來星載存儲(chǔ)器對(duì)多路高速載荷數(shù)據(jù)存儲(chǔ)的需求.

星載存儲(chǔ)器；存儲(chǔ)吞吐率；流水線操作；總線并行擴(kuò)展；高速并行緩存

隨著航空航天事業(yè)的快速發(fā)展，空間探測(cè)器的有效載荷種類及任務(wù)形式多樣化，對(duì)星上數(shù)據(jù)管理系統(tǒng)高速并行存儲(chǔ)能力提出更高要求. 星載存儲(chǔ)器是數(shù)管系統(tǒng)的核心設(shè)備之一[1-2]. 基于NAND Flash的固態(tài)存儲(chǔ)器具有存儲(chǔ)密度高、非易失等特點(diǎn)，是星上數(shù)據(jù)存儲(chǔ)的主流方式[3-5].

目前星載存儲(chǔ)器方案主要面向低速有效載荷設(shè)計(jì)，支持信源量小、固定分區(qū)存儲(chǔ)靈活性差[6-7]，如暗物質(zhì)粒子探測(cè)衛(wèi)星、實(shí)踐十號(hào)科學(xué)實(shí)驗(yàn)衛(wèi)星存儲(chǔ)器有效吞吐率低于350Mbps，僅支持兩路數(shù)據(jù)分區(qū)存儲(chǔ)，無法適用于多路載荷數(shù)據(jù)高速輸入、同一時(shí)刻多任務(wù)等工作模式. 徐永剛等[8]基于Flash設(shè)計(jì)的圖像記錄系統(tǒng)使用CPU內(nèi)存作為兩路外部圖像數(shù)據(jù)緩存，每路各緩存一幅圖像后由CPU將數(shù)據(jù)按順序逐一寫入Flash陣列中，其緩存調(diào)度方式制約了載荷數(shù)據(jù)的輸入速率. 李晴等[9-10]針對(duì)Flash存儲(chǔ)技術(shù)和高速互連技術(shù)進(jìn)行了研究，系統(tǒng)通過多個(gè)存儲(chǔ)體同時(shí)工作實(shí)現(xiàn)對(duì)多種類型數(shù)據(jù)記錄，雖然提高了系統(tǒng)存儲(chǔ)吞吐率，但不支持單個(gè)存儲(chǔ)體對(duì)多路載荷數(shù)據(jù)的有效存儲(chǔ)，無法適用于對(duì)功耗、重量等要求嚴(yán)格的航天領(lǐng)域. 為此，針對(duì)星載存儲(chǔ)器實(shí)際應(yīng)用，對(duì)固態(tài)存儲(chǔ)器吞吐率瓶頸進(jìn)行分析，探討提高吞吐率關(guān)鍵技術(shù)以支持高速載荷數(shù)據(jù)輸入，并對(duì)高速并行緩存與任務(wù)調(diào)度機(jī)制進(jìn)行設(shè)計(jì)驗(yàn)證，以期解決單板存儲(chǔ)器對(duì)多路高速數(shù)據(jù)同步緩存與自主存儲(chǔ)方案的需求問題.

1 星載存儲(chǔ)器吞吐率分析

1.1基于Flash存儲(chǔ)器吞吐率瓶頸

目前星載存儲(chǔ)器主要使用經(jīng)抗輻照加固處理后的宇航級(jí)3DFN64G08VS NAND Flash疊裝芯片，每個(gè)疊裝模塊由8片K9F8G08U0M基片組成[11]. 設(shè)疊裝模塊Flash數(shù)據(jù)總線位寬為Wone_die，最大工作頻率為fflash_work_max，則單個(gè)模塊理論最高吞吐率為

Hone_die_theory_max=fflash_work_max*Wone_die.

(1)

宇航級(jí)NAND Flash基片最高工作頻率為50 MHz，抗輻照加固后疊裝模塊最高工作頻率降為40 MHz. 根據(jù)軍用元器件80%降額使用準(zhǔn)則，NAND Flash實(shí)際最高工作頻率為32 MHz，又Wone_die=8bit，由式(1)可得Flash疊裝模塊理論最高吞吐率為256 Mbps.

固態(tài)存儲(chǔ)器的固有寫操作特性降低了有效吞吐率. K9F8G08U0M基片以頁為單位進(jìn)行讀寫操作，一頁數(shù)據(jù)區(qū)大小為4 096 Bytes，數(shù)據(jù)寫入時(shí)，先將數(shù)據(jù)加載到芯片內(nèi)部緩存區(qū)，再經(jīng)過編程完成數(shù)據(jù)寫入，寫操作流程見圖1.

根據(jù)寫操作時(shí)序要求，完成一頁數(shù)據(jù)寫操作需要的時(shí)間為：

tone_page_write=tLOAD+tPROG+tCHECK,

(2)

tLOAD=tcommand+taddress+tADL+tdata.

(3)

時(shí)序參數(shù)見表1，其中：T為時(shí)鐘周期，None_page為頁容量，tWHR為讀取編程結(jié)果等待時(shí)間.

圖1 NAND Flash寫操作流程

參數(shù)說明時(shí)間tcommand命令加載時(shí)間3*Ttaddress地址加載時(shí)間5*TtADL地址到數(shù)據(jù)加載間隔≥100nstdata數(shù)據(jù)加載時(shí)間None_page*TtPROG編程等待時(shí)間200us～700ustCHECK編程結(jié)果檢查時(shí)間≥tWHR+TtWHR讀編程結(jié)果等待時(shí)間≥60ns

設(shè)Flash有效寫操作效率為ηone_die_write，實(shí)際工作時(shí)最大支持寫速率為Hone_die_theory_max，則

(4)

Hone_die_work_max=Hone_die_thy_max*ηone_die_write.

(5)

由式(2)～(5)可得Flash在實(shí)際工作中的最高有效寫操作效率為38.97%，最高寫速率為99.76 Mbps，無法滿足多路高速載荷數(shù)據(jù)的存儲(chǔ)需求.

1.2提高吞吐率關(guān)鍵技術(shù)

1.2.1 流水線操作

在Flash寫操作流程中，芯片編程占用大量時(shí)間，大大降低了Flash的寫入效率，采用流水線操作方式可解決芯片內(nèi)部編程過程中的長(zhǎng)時(shí)間等待問題. 流水線寫Flash操作原理見圖2.

每次加載數(shù)據(jù)到一組Flash芯片后，該組芯片進(jìn)入內(nèi)部編程狀態(tài)，在此期間盡管不能對(duì)該組芯片進(jìn)行其它操作，但可立即進(jìn)行另一組芯片加載. 由芯片加載時(shí)間與編程時(shí)間數(shù)值關(guān)系知，當(dāng)?shù)?組芯片加載完畢后，第1組芯片的編程過程通常已經(jīng)結(jié)束. 使用四級(jí)流水線操作技術(shù)，可以基本保證宏觀上實(shí)現(xiàn)對(duì)存儲(chǔ)區(qū)的全速率無間斷數(shù)據(jù)寫入，F(xiàn)lash有效寫操作速率接近理論值256 Mbps，解決了存儲(chǔ)介質(zhì)固有寫操作特性對(duì)存儲(chǔ)器有效吞吐率的限制.

圖2 四級(jí)流水線加載Flash原理

1.2.2 總線并行擴(kuò)展

為進(jìn)一步提高存儲(chǔ)吞吐率，擴(kuò)展存儲(chǔ)容量，在空間橫向軸上采用I/O總線并行擴(kuò)展技術(shù). 綜合考慮FPGA管腳資源和存儲(chǔ)器性能需求，設(shè)計(jì)8倍I/O總線并行擴(kuò)展方案，并行擴(kuò)展結(jié)構(gòu)見圖3.

將8片F(xiàn)lash疊裝模塊控制總線、狀態(tài)總線互連，而I/O總線擴(kuò)展為64位，64位總線不同數(shù)據(jù)位段分別對(duì)應(yīng)8片并行擴(kuò)展的Flash的8位總線，將Flash中8片并行的頁擴(kuò)展成1簇進(jìn)行讀寫操作. 由于物理空間擴(kuò)展與芯片操作時(shí)序無關(guān)，因此8倍總線擴(kuò)展后系統(tǒng)速率將提高為原來的8倍，此時(shí)存儲(chǔ)器單板理論可支持最高2Gbps數(shù)據(jù)輸入，提高了存儲(chǔ)系統(tǒng)對(duì)高速載荷數(shù)據(jù)的吞吐能力.

圖3 8倍FLASH I/O并行擴(kuò)展結(jié)構(gòu)圖

2 高速緩存與存儲(chǔ)任務(wù)調(diào)度

四級(jí)流水線的操作特點(diǎn)要求Flash在啟動(dòng)寫操作時(shí)，將加載所需的四簇?cái)?shù)據(jù)準(zhǔn)備完成，以確保四級(jí)流水加載連續(xù)性，同時(shí)為保證每次流水操作均是針對(duì)同一載荷，需設(shè)計(jì)并行緩存機(jī)制解決多路載荷數(shù)據(jù)各自分區(qū)緩存問題.

傳統(tǒng)方案使用FPGA內(nèi)部雙端口RAM作為緩存以降低控制復(fù)雜度，但對(duì)于多路載荷高速并行輸入，有限的RAM資源難以滿足緩存容量需求. 外置緩存芯片SRAM雖然有了一定容量提升，但仍然有限，并且在64位數(shù)據(jù)總線下SRAM接口速率最高為2 Gbps，數(shù)據(jù)吞吐復(fù)用I/O端口時(shí)平均讀寫速率只有1 Gbps，限制了Flash最高寫速率使用. 宇航級(jí)SDRAM(Synchronous Dynamic Random Access Memory，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)芯片最高工作頻率達(dá)133 MHz，當(dāng)數(shù)據(jù)總線為64 bits時(shí)，理論接口總吞吐率可高達(dá)8 Gbps，且芯片容量3 Gbits，能夠滿足系統(tǒng)高吞吐率需求.

2.1SDRAM緩存可行性

SDRAM芯片一次完整的讀/寫數(shù)據(jù)操作包括自刷新、行選通、數(shù)據(jù)突發(fā)讀寫、預(yù)充電及自動(dòng)刷新等部分[12]，操作流程見圖4.

圖4 SDRAM讀寫操作流程圖

SDRAM換行操作需再次行選通，為減小時(shí)間開銷，設(shè)計(jì)一次讀、寫所涉及地址均在同一行內(nèi)，數(shù)據(jù)吞吐采用8字突發(fā)傳輸方式. 由于SDRAM芯片每64 ms內(nèi)必須完成8 192次自動(dòng)刷新操作以保證數(shù)據(jù)有效，為保證連續(xù)讀/寫作過程滿足刷新要求，將自動(dòng)刷新機(jī)制分配到每個(gè)讀/寫周期操作后，此時(shí)

(6)

其中：NW/R為一個(gè)讀/寫周期的數(shù)據(jù)大小，T為SDRAM工作時(shí)鐘周期，Nref為每次讀/寫操作后自動(dòng)刷新次數(shù)，操作時(shí)序參數(shù)見表2.

當(dāng)SDRAM工作時(shí)鐘為64 Mhz，Nref取2時(shí)，由式(6)可得吞吐率HW/R_operate=3.848 Gbps，平均讀寫速率HW/R_operate_average=1.924 Gbps，與NAND Flash最大支持寫速率相匹配，能夠滿足多通道分區(qū)輸入速率、空間需求，緩存方案可行.

表2 SDRAM時(shí)序參數(shù)

2.2星載存儲(chǔ)器方案設(shè)計(jì)

采用四級(jí)流水線操作與總線并行擴(kuò)展技術(shù)提高單板存儲(chǔ)吞吐率與存儲(chǔ)容量，采用SDRAM芯片作為緩存支持高速并行數(shù)據(jù)輸入，星載存儲(chǔ)器總體設(shè)計(jì)方案見圖5.

圖5 星載存儲(chǔ)器方案框圖

新型星載存儲(chǔ)器設(shè)計(jì)參數(shù)為單板數(shù)據(jù)吞吐率2 Gbps，存儲(chǔ)容量1 Tbits. 采用FPGA作為控制器載體，配置SDRAM高速并行緩存，將各載荷數(shù)據(jù)動(dòng)態(tài)自主存儲(chǔ)于NAND Flash中. 數(shù)管系統(tǒng)CPU單元運(yùn)行存儲(chǔ)管理軟件，實(shí)現(xiàn)存儲(chǔ)系統(tǒng)的文件化管理.

2.3高速數(shù)據(jù)并行緩存

在多路高速載荷數(shù)據(jù)并行輸入的工況下，合路單元設(shè)置FIFO分別接收緩存，同時(shí)設(shè)定文件號(hào)與之對(duì)應(yīng). 隨后數(shù)據(jù)被送至存儲(chǔ)控制單元，經(jīng)RS(252，256)糾錯(cuò)編碼后通過雙FIFO進(jìn)行乒乓緩存. 任一FIFO緩存滿256字后向SDRAM控制模塊發(fā)出讀申請(qǐng)，SDRAM根據(jù)載荷數(shù)據(jù)文件號(hào)將數(shù)據(jù)送往對(duì)應(yīng)的分區(qū)通道進(jìn)行緩存. 當(dāng)任一SDRAM分區(qū)內(nèi)緩存的數(shù)據(jù)量滿足四級(jí)流水需要(即滿4簇)時(shí)，存儲(chǔ)控制FPGA與CPU單元協(xié)同管理，啟動(dòng)Flash寫操作，將數(shù)據(jù)按四級(jí)流水寫入固態(tài)存儲(chǔ)介質(zhì). 多通道數(shù)據(jù)并行接收與緩存流程見圖6.

圖6 多通道數(shù)據(jù)并行接收與緩存流程圖

2.4存儲(chǔ)任務(wù)調(diào)度

由于各載荷通道數(shù)據(jù)速率的差異，導(dǎo)致SDRAM各分區(qū)內(nèi)緩存數(shù)據(jù)量互不相同，當(dāng)多個(gè)緩存通道同時(shí)滿4簇大小，或者一個(gè)緩存通道中有多個(gè)4簇大小緩存時(shí)，可通過通道緩存任務(wù)調(diào)度機(jī)制保證數(shù)據(jù)被完整有效存儲(chǔ).

設(shè)計(jì)Flash寫操作優(yōu)先級(jí)最高，讀操作次之，擦除操作優(yōu)先級(jí)最低，以保證Flash在復(fù)雜工況下載荷數(shù)據(jù)被優(yōu)先存儲(chǔ)；設(shè)計(jì)優(yōu)先對(duì)SDRAM通道緩存中速率高的載荷數(shù)據(jù)進(jìn)行寫Flash操作，以防止數(shù)據(jù)緩存溢出. 通道緩存任務(wù)調(diào)度與存儲(chǔ)流程見圖7.

圖7 通道緩存任務(wù)調(diào)度與存儲(chǔ)流程圖

存儲(chǔ)控制FPGA根據(jù)載荷數(shù)據(jù)產(chǎn)生速率高低由小到大依次分配文件號(hào)，SDRAM控制模塊按文件號(hào)由大到小輪詢各通道數(shù)據(jù)緩存情況，當(dāng)某通道緩存數(shù)據(jù)多于4簇時(shí)，寄存該通道文件號(hào). 完成所有通道遍歷后，確定當(dāng)前被操作通道，如果被操作緩存通道有多個(gè)4簇?cái)?shù)據(jù)，則按緩存時(shí)間先后順序進(jìn)行通道內(nèi)各4簇?cái)?shù)據(jù)調(diào)度讀取.

SDRAM各通道需設(shè)置的緩存空間大小由多路有效載荷數(shù)據(jù)速率綜合決定. 保證通道緩存不溢出的條件是存儲(chǔ)器在極限工況下工作時(shí)SDRAM各通道仍有緩存空間，即在SDRAM各緩存通道都即將滿4簇時(shí)， NAND Flash啟動(dòng)了擦除操作，待擦除操作完成后，所有通道緩存數(shù)據(jù)被完整寫入Flash存儲(chǔ)區(qū).

3 仿真驗(yàn)證

為驗(yàn)證存儲(chǔ)器高速并行緩存與任務(wù)調(diào)度機(jī)制設(shè)計(jì)正確性，使用Matlab工具進(jìn)行模型仿真. 設(shè)置輸入條件為：1)4路載荷，數(shù)據(jù)速率分別為480 Mbps、400 Mbps、200 Mbps、120 Mbps；2)文件號(hào)對(duì)應(yīng)設(shè)定為1～4；3)極限工況；4)載荷數(shù)據(jù)連續(xù)輸入；5)Flash擦除時(shí)間1.5 ms，流水寫4簇?cái)?shù)據(jù)時(shí)間0.5 ms；6)存儲(chǔ)無失敗. 對(duì)SDRAM內(nèi)部各文件緩存變化情況進(jìn)行仿真觀察，結(jié)果見圖8.

圖8 4路文件并行緩存與存儲(chǔ)調(diào)度模型仿真

Fig.8 Model simulation of 4 files parallel cache and storage scheduling

t=0時(shí)刻，4路文件緩存均將滿4簇，由于擦除任務(wù)阻塞，F(xiàn)lash不執(zhí)行寫操作；

t=0～3時(shí)，F(xiàn)lash擦除操作，4路文件持續(xù)寫入SDRAM緩存，無寫Flash操作；

t=3時(shí)刻，F(xiàn)lash擦除結(jié)束，4路文件緩存均多于4簇，根據(jù)優(yōu)先級(jí)讀文件1緩存寫Flash；

t=4時(shí)刻，文件1寫結(jié)束，文件2、文件3、文件4緩存多于4簇，讀文件2緩存寫Flash；

t=5時(shí)刻，文件2寫結(jié)束，文件1、文件3、文件4緩存多于4簇，開始讀文件1寫Flash；

t=6時(shí)刻，文件1寫結(jié)束，文件2、文件3、文件4緩存多于4簇，開始讀文件2寫Flash；

t=7時(shí)刻，文件2寫結(jié)束，文件3、文件4緩存多于4簇，開始讀文件3寫Flash；

t=8時(shí)刻，文件3寫結(jié)束，文件4緩存多于4簇，開始讀文件4寫Flash；

t=9時(shí)刻，因擦除阻塞累積的所有緩存文件全部寫入Flash中，SDRAM進(jìn)入常規(guī)動(dòng)態(tài)平衡調(diào)度狀態(tài).

綜上，在極限工況下4路文件數(shù)據(jù)被連續(xù)并行接收緩存至SDRAM中，并按照存儲(chǔ)優(yōu)先級(jí)動(dòng)態(tài)自主調(diào)度寫入Flash，期間緩存無溢出，并最終進(jìn)入常規(guī)動(dòng)態(tài)平衡調(diào)度狀態(tài). 仿真結(jié)果符合并行緩存與任務(wù)調(diào)度機(jī)制設(shè)計(jì)，滿足了多路高速數(shù)據(jù)同時(shí)輸入需求，說明方案機(jī)理設(shè)計(jì)有效可行.

為進(jìn)一步驗(yàn)證高速并行緩存與任務(wù)調(diào)度機(jī)制的實(shí)用性，基于FPGA開發(fā)程序進(jìn)行原型功能仿真. 參考模型仿真結(jié)果，并考慮到FPGA內(nèi)部模塊間交互時(shí)間開銷與Flash可能存儲(chǔ)失敗重加載的影響，設(shè)置各文件緩存通道大小為4個(gè)4簇(0～3，4～7，8～11，12～15). 在與模型仿真實(shí)驗(yàn)相同載荷速率輸入條件下，4路文件并行緩存與存儲(chǔ)調(diào)度原型功能仿真結(jié)果見圖9.

在原型功能仿真結(jié)果中選取部分關(guān)鍵時(shí)間點(diǎn)，觀察分析SDRAM內(nèi)各文件緩存調(diào)度變化情況見表3.

圖9 4路文件并行緩存與存儲(chǔ)調(diào)度原型功能仿真

項(xiàng)目關(guān)鍵時(shí)間點(diǎn)A時(shí)刻B時(shí)刻C時(shí)刻D時(shí)刻E時(shí)刻F時(shí)刻文件1緩存12～15簇未滿12～15簇滿0～3簇未滿0～3簇滿0～3簇滿4～7簇未滿文件2緩存8～11簇滿12～15簇未滿12～15簇未滿12～15簇滿0～3簇未滿0～3簇未滿文件3緩存0～3簇滿0～3簇滿0～3簇滿4～7簇未滿4～7簇未滿4～7簇未滿文件4緩存0～3簇未滿0～3簇未滿0～3簇未滿0～3簇未滿0～3簇滿0～3簇滿SDRAM操作正在讀文件2并寫Flash啟動(dòng)讀文件1并寫Flash啟動(dòng)讀文件3并寫Flash正在讀文件2并寫Flash正在讀文件1并寫Flash啟動(dòng)讀文件4并寫Flash理論存儲(chǔ)調(diào)度讀文件2讀文件1讀文件3讀文件2讀文件1讀文件4

由原型功能仿真結(jié)果可知，在實(shí)際工作中4路載荷文件被并行接收緩存至SDRAM中，存儲(chǔ)任務(wù)調(diào)度機(jī)制根據(jù)各分區(qū)緩存狀態(tài)將文件按優(yōu)先級(jí)自主動(dòng)態(tài)寫入Flash中，仿真結(jié)果與模型仿真結(jié)果吻合，并驗(yàn)證了存儲(chǔ)器單板可有效支撐1.2Gbps數(shù)據(jù)輸入，證明了高速并行緩存與任務(wù)調(diào)度方案的可行性和實(shí)用性.

4 結(jié) 論

針對(duì)目前星載存儲(chǔ)器無法有效支持多路高速數(shù)據(jù)并行存儲(chǔ)的問題，采用四級(jí)流水線操作和總線并行擴(kuò)展方案，提高了存儲(chǔ)系統(tǒng)對(duì)多路高速數(shù)據(jù)的存儲(chǔ)能力；設(shè)計(jì)SDRAM高速多通道緩存與存儲(chǔ)協(xié)同調(diào)度機(jī)制，實(shí)現(xiàn)了多路數(shù)據(jù)有效并行接收緩存與存儲(chǔ)，確保了復(fù)雜工況下數(shù)據(jù)存儲(chǔ)完整性. 模型仿真與原型功能仿真結(jié)果表明SDRAM高速多通道緩存與存儲(chǔ)寫操作協(xié)同調(diào)度機(jī)制設(shè)計(jì)有效可行.

[1] MORGAN P S. Cassini Mission-to-Saturn Spacecraft overview & CDS preparations for end-of-mission Proximal Orbits[C]// 2015 IEEE Aerospace Conference. Big Sky, MT:IEEE Press, 2015:1-18. DOI: 10.1109/AERO.2015.7118911.

[2] FABIANO M, FURANO G. NAND flash storage technology for mission-critical space applications[J]. IEEE Aerospace and Electronic Systems Magazine, 2013,28(9):30-36. DOI: 10.1109/MAES.2013.6617096.

[3] 李?yuàn)?宋琪,朱巖,等.星載大容量固態(tài)存儲(chǔ)器快速可靠啟動(dòng)算法設(shè)計(jì)[J].哈爾濱工業(yè)大學(xué)學(xué)報(bào), 2015,47(10):100-105.

LI Shan, SONG Qi, ZHU Yan, et al. Design of quick initialization algorithm for space-borne solid state recorder[J]. Journal of Harbin Institute of Technology, 2015,47(10):1-10.DOI:10.11918/j.issn.0367-6234.2015.10.019.

[4] REID M, OTTMAN G. Software controlled memory scrubbing for the Van Allen Probes Solid State Recorder (SSR) memory[C]// IEEE Aerospace Conference. Big Sky, MT:IEEE Press, 2014:1-6. DOI: 10.1109/AERO.2014.6836406.

[5] KIM J Y, PARK S H, SEO H, et al. NAND flash memory with multiple page sizes for high-performance storage devices[J]. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2016,24(2):764-768. DOI: 10.1109/TVLSI.2015.2409055.

[6] 宋琪.星載固態(tài)存儲(chǔ)技術(shù)的應(yīng)用與研究[D].北京:中國(guó)科學(xué)院大學(xué),2015.

SONG Qi. Research and application of spaceborne solid state reocorder technology [D]. Beijing: University of Chinese Academy of Sciences, 2015.

[7] HSIEH J W, TSAI Y L, KUO T W, et al. Configurable flash-memory management: performance versus overheads[J]. IEEE Transactions on Computers, 2008,57(11):1571-1583. DOI: 10.1109/TC.2008.61.

[8] 徐永剛.基于NAND Flash的嵌入式圖像記錄技術(shù)[D]. 北京:中國(guó)科學(xué)院大學(xué),2013.

XU Yonggang. Embedded image recording technology based on NAND flash[D]. Beijing: University of Chinese Academy of Sciences, 2013.

[9] 李晴.高速大容量NAND FLASH存儲(chǔ)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D]. 北京:北京理工大學(xué),2015.

LI Qing. The design and realization of a high speed and large capacity NAND FLASH storage system[D]. Beijing: Beijing Institute of Technology, 2015.

[10]徐玉杰.高速大容量存儲(chǔ)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D].西安:西安電子科技大學(xué),2014.

XU Yujie. Design and implementation of high-speed and huge-capacity storage system[D]. Xi’an: Xidian University, 2014.

[11]Samsung Electronics. K9F8G08UXM NAND FLASH memory data sheet [EB/OL].(2007-3-31). www.datasheetspdf.com/datasheet/K9F8G08UXM.html.

[12]Orbita Control Engineering Co., Ltd. VDSD3G48XQ114XX6V75 user manual(Version 1.4)[EB/OL]. [2016-11-29]. www.myorbita.net.

Bottleneckanalysisofspacebornememorythroughputandhigh-speedparallelcachingmechanismdesign

DONG Zhenxing1,2, ZHU Yan1,2, XU Zhihong1,2, SONG Qi1,2

(1. National Space Sciences Center, Chinese Academy of Sciences, Beijing 100190, China;2.University of Chinese Academy of Sciences, Beijing 100190, China)

To solve the problem that the current spaceborne memory cannot support parallel storage of multi-channel high-speed data effectively, this paper proposes two methods. To satisfy the requirement of receiving high-speed payload data, this paper analyzes the throughput bottleneck of NAND Flash-based solid-state memory, and proposes a four-stage pipeline operation and bus parallel expansion scheme according to the inherent write operation characteristics. To meet the needs of parallel storing multi-channel data and the continuity of pipeline operation, this paper analyzes the deficiencies of the data cache methods which use RAM (Random access memory) and SRAM (Static Random Acess Memory), and proposes a scheduling scheme using high-speed caching and cooperative storing, which is based on SDRAM (Synchronous Dynamic Random Access Memory). Through the model simulation and the prototype function verification, we verify that the proposed scheme can effectively support parallel reception of the 4-way high-speed payload data and the autonomous scheduling storage of solid state memory, and the throughput rate of memory can reach 1.2 Gbps, which satisfies the demands for storing the multi-channel high-speed payload data on spaceborne memory in the future.

spaceborne memory; storage throughput; pipeline operation; bus parallel expansion; high speed parallel cache

10.11918/j.issn.0367-6234.201611144

TN919.5

A

0367-6234(2017)11-0052-08

2016-11-30

中國(guó)科學(xué)院空間科學(xué)先導(dǎo)衛(wèi)星計(jì)劃(XDA0402020201)

董振興(1991—)，男，博士研究生 朱 巖(1973—)，男，博士生導(dǎo)師

董振興，E-mail: dongzhenxing@nssc.ac.cn

(編輯苗秀芝)