晶體管厄利電壓對(duì)功放電路靜態(tài)電流影響實(shí)例分析

邱靜君

（無(wú)錫華潤(rùn)矽科微電子有限公司，江蘇無(wú)錫214000）

晶體管厄利電壓對(duì)功放電路靜態(tài)電流影響實(shí)例分析

邱靜君

（無(wú)錫華潤(rùn)矽科微電子有限公司，江蘇無(wú)錫214000）

通過(guò)對(duì)某款功放電路的靜態(tài)電流隨電源電壓增加而快速增大的實(shí)例，分析了晶體管厄利電壓對(duì)靜態(tài)電流變化的影響。通過(guò)對(duì)同款電路在不同工藝平臺(tái)中測(cè)試結(jié)果的對(duì)比，分析了靜態(tài)電流隨電源電壓變化過(guò)快的現(xiàn)象跟晶體管參數(shù)厄利電壓的相關(guān)性，并分析了淺結(jié)工藝用于制造功放電路的缺點(diǎn)。分析結(jié)果表明通過(guò)優(yōu)化或改變工藝條件（即增加基區(qū)結(jié)深），使晶體管厄利電壓增大，可以解決該款功放電路靜態(tài)電流隨電源電壓增大增速過(guò)快的問(wèn)題。

功放電路；靜態(tài)電流；電源電壓；基區(qū)結(jié)深；厄利電壓

2 原因分析和設(shè)計(jì)改進(jìn)

2.1 原因分析

對(duì)Icc的測(cè)試數(shù)據(jù)進(jìn)行分析，該款電路低壓下Icc不大，高壓下Icc偏大，從分布數(shù)據(jù)看，A版本Icc隨電源電壓Vcc的增高增速過(guò)快，見(jiàn)圖1。

圖 1 I cc～V cc曲線

該款功放電路的靜態(tài)電流由前置電流和功放級(jí)電流兩部分組成，前置電流較小，功放級(jí)電流較大，其整體靜態(tài)電流的大小基本由功放級(jí)電流決定，功放級(jí)靜態(tài)電流跟輸出管（N管）的Hfe大小直接相關(guān)。

根據(jù)仿真結(jié)果，該款電路靜態(tài)電流為：

由N管Hfe的測(cè)試數(shù)據(jù)，根據(jù)式（1）計(jì)算得Icc的數(shù)據(jù)見(jiàn)表2，跟實(shí)際測(cè)試數(shù)據(jù)基本吻合。

由以上分析可以看到，Icc隨Vcc的增高增速過(guò)快跟N管的Hfe隨Vcc的增高而變大的速率較快有關(guān)。

2.2 擬進(jìn)行的設(shè)計(jì)改進(jìn)和厄利電壓的影響

A版本電路N管的Hfe隨電源電壓的增高而變大，速率較快，厄利電壓比較?。╒g≈-24 V），Hfe典型輸出曲線示意圖見(jiàn)圖2。

表2 根據(jù)式（1）計(jì)算得I cc的數(shù)據(jù)

圖2 A版本（淺結(jié)工藝）N管輸出曲線

根據(jù)客戶需求，要求Vcc=12 V時(shí)的Icc設(shè)計(jì)在50 mA以內(nèi)。根據(jù)式（1）計(jì)算，要求Icc、Hfe隨 Vcc的數(shù)據(jù)如表3中的B方案，Icc～Vcc關(guān)系見(jiàn)圖1。

從以上可知，需要改進(jìn)的B方案要求N管的Hfe輸出曲線較平緩，Hfe變化率只有A版本的一半，應(yīng)該設(shè)計(jì)將厄利電壓Vg增大一倍，Vg=-48 V。B方案改進(jìn)后要求的Hfe輸出曲線示意圖見(jiàn)圖3。

表3 兩種版本下I cc～V cc關(guān)系

圖3 B版本（深結(jié)）N管的Hfe輸出曲線示意圖

2.3 厄利電壓跟基區(qū)結(jié)深的關(guān)系

眾所周知，厄利電壓（Vg）的定義跟基區(qū)寬度調(diào)變效應(yīng)相關(guān)，這個(gè)效應(yīng)最大的原因是由于集電結(jié)耗盡層寬度隨Vce的變化而變化，從而引起基區(qū)寬度隨Vcc變化。當(dāng)Vcb=0時(shí)，集電結(jié)的耗盡層寬度最??；Vcb增加時(shí)，集電結(jié)的耗盡層增寬，使得有效基區(qū)寬度變窄，Hfe增大。

厄利效應(yīng)主要由集電結(jié)耗盡層寬度的變化引起，因此設(shè)法減小集電結(jié)耗盡層寬度的變化以及減小這個(gè)變化對(duì)有效基區(qū)寬度的影響，都會(huì)有利于減小厄利效應(yīng)。增大基區(qū)寬度是提高厄利電壓Vg一個(gè)非常直接的方法。

就集成電路而言，要詳細(xì)分析基區(qū)寬度調(diào)變效應(yīng)是困難的，因?yàn)樗枰獪?zhǔn)確的雜質(zhì)分布。查閱文獻(xiàn)，可以得到均勻摻雜基區(qū)的厄利電壓近似表達(dá)式：

式中，q是電子電荷，NA是雜質(zhì)濃度，W是基區(qū)寬度，ni是本征載流子濃度，Cjc是集電結(jié)電容，JB是零偏置下從基區(qū)注入到發(fā)射區(qū)的空穴流，τ是少數(shù)載流子的有效渡越時(shí)間。從式（2）看到，Vg跟基區(qū)寬度近似有比例關(guān)系。

2.4 工藝改進(jìn)方案和改進(jìn)結(jié)果

從上面分析中得知，要使Vg提高一倍，近似需要選擇基區(qū)寬度提高一倍。因此，將上面的B方案通過(guò)增加基區(qū)結(jié)深一倍來(lái)實(shí)現(xiàn)。B方案設(shè)計(jì)值和測(cè)試結(jié)果見(jiàn)表4和圖4。

表4 B方案設(shè)計(jì)值和測(cè)試結(jié)果

圖4 B方案設(shè)計(jì)值和測(cè)試結(jié)果比較I cc～V cc曲線

A版本和改進(jìn)后B方案的測(cè)試數(shù)據(jù)對(duì)比見(jiàn)表5和圖5。B方案測(cè)試結(jié)果達(dá)到改進(jìn)目的。

表5 A版本和改進(jìn)后B方案的測(cè)試數(shù)據(jù)對(duì)比

圖5 A版本和改進(jìn)后B方案比較I cc～V cc曲線

3 結(jié)束語(yǔ)

通過(guò)這個(gè)案例，分析了淺結(jié)工藝基區(qū)寬度調(diào)制效應(yīng)引起的厄利電壓小對(duì)功放電路靜態(tài)電流的影響，導(dǎo)致Icc隨Vcc的升高增速較快，在高壓條件下因?yàn)镮cc過(guò)大而引起電路不能適用。改用相對(duì)較深的基區(qū)結(jié)深可改善此現(xiàn)象，增大電路的電壓適用范圍。

總結(jié)以上，需要指出，對(duì)于設(shè)計(jì)適用于寬電壓范圍的IC功放電路，應(yīng)充分考慮淺結(jié)工藝厄利電壓小對(duì)靜態(tài)電流的影響，注意靜態(tài)電流隨電壓變化的斜率。應(yīng)慎重選擇淺結(jié)工藝，本次設(shè)計(jì)改進(jìn)為此提供了可資借鑒的經(jīng)驗(yàn)。

[1]D J漢密爾頓,WG霍爾華.集成電路工程基礎(chǔ)[M].華南工學(xué)院，譯.北京：國(guó)防工業(yè)出版社，1982.

[2]基區(qū)復(fù)合電流對(duì)雙極晶體管厄利電壓的影響[J].半導(dǎo)體情報(bào)，2001，5.

Study of Early Voltage Transistor Effect on Quiescent Current in Power-Amplifier Integrated Circuits

QIU Jingjun
（Wuxi China Resources Semico Co.,Ltd,Wuxi 214000,China）

Based on the case of a given power-amplifier integrated circuit in which quiescent current in creases dramatically with supply voltage,the effect of Early transistor voltage on quiescent current is analyzed.By comparing the test results of the same circuit in different process plat forms,the relativity between Early voltage and changes of quiescent current and the detriments of using shallow junction process in the manufacture of power-amplified circuits are analyzed.Results show that optimization or change of process that increases the Early transistor voltage will perfectly solves the problem.

power-amplifying circuits;quiescent current;power supply voltage;base depth;Early voltage

TN306

A

1681-1070（2017）10-0042-03

1 引言

表1 靜態(tài)電流Icc測(cè)試數(shù)據(jù)

A版本Vcc/V 6 9 1 2 1 5 1 8 2 1 Icc/m A 2 9 4 0 5 3 6 5 7 8 9 0

2017-6-12

邱靜君（1963—），女，浙江臺(tái)州人，1983年畢業(yè)于浙江大學(xué)無(wú)線電系半導(dǎo)體器件專業(yè)，本科學(xué)歷，從事集成電路設(shè)計(jì)多年，擅長(zhǎng)產(chǎn)品結(jié)合工藝分析，曾獲國(guó)家級(jí)、省部級(jí)科技進(jìn)步獎(jiǎng)多項(xiàng)。

某款雙極功放電路，首次設(shè)計(jì)時(shí)為迎合低電壓用戶低成本低價(jià)格的需求，采用淺結(jié)工藝設(shè)計(jì)（以下簡(jiǎn)稱A版本），利用其較小的設(shè)計(jì)規(guī)則做芯片面積比較小的版本，滿足Vcc=6～9 V低電源電壓使用的客戶需求。電路基本功能良好，靜態(tài)電流Icc測(cè)試數(shù)據(jù)見(jiàn)表1。隨著電路的應(yīng)用推廣，較高電壓應(yīng)用的客戶群有使用該電路的需求，但客戶希望能把該款電路12 V下大于50 mA的靜態(tài)電流Icc降低至50 mA以下。針對(duì)客戶需求，我們對(duì)該款電路高壓下Icc較大的產(chǎn)生原因進(jìn)行分析，然后通過(guò)改進(jìn)設(shè)計(jì)降低了高壓下的Icc。