基于FPGA的數(shù)據(jù)采集器設計及可靠性分析

陳柯勛++王曉毅++薛輝

摘 要：為了提高現(xiàn)有數(shù)據(jù)采集器的可靠性，本文選用Altera公司Cyclone IV系列的EP4CE15F17C8N為核心芯片，選用Analog Device 公司的12位A/D轉換芯片AD9233-125完成數(shù)據(jù)采樣，并添加SDRAM和EEPROM 模塊來擴展FPGA芯片的存儲資源、降低數(shù)據(jù)丟失的風險。在完成設計之后，本文針對性地設計了可靠性評估方法，確定本文所設計實現(xiàn)的可靠性等級為0.625，具有較高的可靠性。本文所設計的數(shù)據(jù)采集器成本低、可靠性高、可擴展性強，可以被應用于多個領域，具有廣闊的市場應用前景。

關鍵詞：數(shù)據(jù)采集器 FPGA 可靠性

中圖分類號：TP274.2 文獻標識碼：A 文章編號：1672-3791（2017）08（c）-0007-02

Abstract： In order to improve the reliability of the existing data acquisition system， EP4CE15F17C8N of Altera Cyclone IV series is chosen as the core chip in this paper， the 12 bit A/D chip AD9233-125 of Analog Device is chosen to complete data sampling， and add SDRAM and EEPROM module to expand FPGA chip storage resources and reduce the risk of data loss. After the completion of system design， this paper designed a reliability evaluation method to determine the reliability level of this design is 0.625， with higher reliability. The data collector designed in this paper has the advantages of low cost， high reliability and expandability， which can be used in many fields with a broad market prospect.

Key Words： Data acquisition device； FPGA； Reliability

在工業(yè)生產、科學研究、環(huán)境監(jiān)測等多個領域中，數(shù)據(jù)采集器可以對各種參數(shù)進行實時的采集、監(jiān)測和記錄，扮演著重要的角色。目前已有多種成熟的數(shù)據(jù)采集器被投入使用，但目前市場上通用的高速數(shù)據(jù)采集卡通常成本較高、可拓展性弱，靈活性低，且處理速度和可靠性都有進一步提升的空間[1]。因此，本文以經(jīng)濟、實用性強和可靠性好為設計目標，選用Altera 公司Cyclone IV 系列的 EP4CE15F17C8N為核心芯片，設計了一款低成本、高速、高可靠性的數(shù)據(jù)采集器，并設計了可靠性評估方案對其可靠性進行測試。

1 總體設計方案

根據(jù)前文所述，綜合考慮成本、采集速度、采集精度、穩(wěn)定性和可靠性，本文將以FPGA芯片EP4CE15F17C8N為核心，搭配相應的AD芯片、存儲芯片完成數(shù)據(jù)采集器的設計，本文所設計實現(xiàn)的數(shù)據(jù)采集器的總體原理框圖如圖1所示。

從圖1中可以看出，本文所設計的數(shù)據(jù)采集器由A/D采樣模塊、FIR濾波模塊、FPGA模塊、SDRAM存儲模塊、EEPROM存儲模塊、串口發(fā)送模塊6個部分組成。在實現(xiàn)過程中采用verliog HDL語言，開發(fā)環(huán)境選用Quartus II[3]。每個部分的設計過程如下。

（1）A/D采樣模塊。為了提高數(shù)據(jù)采集器的采集速度，本文在AD采樣時選用Analog Device公司的AD9233-125芯片，該芯片是一款12位的125 MSPS 模數(shù)轉換器（ADC），內置一個高性能采樣保持放大器（SHA）和片內基準電壓源，最高采樣率可達 125MHz，12位分辨率，模擬帶寬最高可達650MHz，可做射頻直接帶通采樣，可以滿足本文的設計需求。為了不限制該芯片的高速采集性能，本文在編程過程中縮短了指令執(zhí)行時間，包含狀態(tài)較少，主要包括以下4個狀態(tài)：

①停止狀態(tài)。數(shù)據(jù)采集單元開始時處于停止或空閑狀態(tài)。

②啟動狀態(tài)。當A/D轉換控制信號到達時，初始化芯片AD9233-125，啟動A/D轉換。

③轉換狀態(tài)。在采樣周期中等待數(shù)據(jù)的采集與轉換。

④輸出狀態(tài)。A/D轉換完成后，開始輸出數(shù)據(jù)，同時進行串并轉換。

⑤存儲狀態(tài)。最后存儲轉換的結果，再返回起始狀態(tài)準備下一次的數(shù)據(jù)采集。

（2）FIR濾波模塊。為了提高數(shù)據(jù)采集器的精度，本文將采用 Altera公司提供的FIR IP核對采集出來的數(shù)據(jù)進行低通濾波，抑制噪聲和其他高頻信號的干擾。該設計過程是在IP核編輯器里對 FIR IP核的參數(shù)進行設置，包括：濾波器階數(shù)和類型為32階低通濾波器，采樣頻率為20MHz，截止頻率為500KHz，窗類型為海明窗。

（3）FPGA模塊。目前，人們一般是以單片機、ARM、FPGA等為核心，搭配AD芯片、存儲芯片等來完成數(shù)據(jù)采集器的設計。其中，以FPGA為核心的設計方案處理速度快、實時性好、精度高，抗干擾能力強，且具有豐富的接口，靈活性很高[2]，考慮到成本和性能，本文選用Altera公司Cyclone IV系列的EP4CE15F17C8N為核心芯片實現(xiàn)數(shù)據(jù)采集器的設計。

（4）SDRAM存儲模塊。為了提高數(shù)據(jù)采集器的存儲容量，本文選用Hynix公司的一款16Mb16位總線的SDRAM芯片H57V2562GTR-75C來擴展FPGA芯片的存儲資源。該模塊在編程實現(xiàn)時參考其數(shù)據(jù)手冊的時序圖進行設計，采用狀態(tài)機實現(xiàn)。endprint

（5）EEPROM存儲模塊。為了進一步提高數(shù)據(jù)采集器的穩(wěn)定性，降低數(shù)據(jù)丟失的風險，本文在該方案中選用一片64kB的串行EEPROM芯片CAT24C64，用于存儲用戶非易失性數(shù)據(jù)。編程實現(xiàn)時本文采用同步有限狀態(tài)機（FSM）的設計方法來實現(xiàn)EEPROM模塊的設計，利用5個狀態(tài)時鐘完成寫操作，7個狀態(tài)時鐘完成讀操作[4]。

（6）串口發(fā)送模塊。為了增加數(shù)據(jù)采集器的可視性，本文在設計過程中添加一個串口發(fā)送模塊將采集數(shù)據(jù)實時傳輸至PC機，供用戶進行后續(xù)處理和分析，該模塊采用10位數(shù)據(jù)幀格式，波特率設置為115200，利用狀態(tài)機通過空閑狀態(tài)、開始狀態(tài)、數(shù)據(jù)位發(fā)送狀態(tài)、停止位狀態(tài)4個狀態(tài)完成采集數(shù)據(jù)的傳輸。

2 數(shù)據(jù)采集器可靠性分析

對于類似數(shù)據(jù)采集器的既定系統(tǒng)，傳統(tǒng)的系統(tǒng)可靠性分析方法是以經(jīng)典可靠性分析理論為依據(jù)，需要多次測試得到大量統(tǒng)計信息，對于樣本容量有限的系統(tǒng)來說，可靠性分析結果誤差較大[5]。另一方面，經(jīng)典可靠性理論必須基于概率假設、二態(tài)假設，制約了傳統(tǒng)可靠性分析方法的應用范圍[6]。為此本文引入了一種較新的系統(tǒng)可靠性等級評價方法，包括選取可靠性評估指標、量化可靠性評價指標、確定系統(tǒng)可靠性等級三個步驟。

（1）選取可靠性評估指標。可靠性評估指標是用來衡量系統(tǒng)可靠性的主要因素，選取依據(jù)根據(jù)實際情況而不同，指標越多，評估越全面，評估結果越可靠。針對本文所設計實現(xiàn)的數(shù)據(jù)采集器，評估指標包括：運行環(huán)境、系統(tǒng)集成、人機耦合、方案成熟性及安全性。

（2）量化可靠性評估指標。本文將上述評估指標全部統(tǒng)一量化成1～4共4個級別，分別表示被評估系統(tǒng)在該指標下的表現(xiàn)為優(yōu)、良、中、差，不同量化級別均可形成五邊形，所以可以形成如圖2所示的可靠性評價網(wǎng)絡。

（3）確定系統(tǒng)可靠性等級。由步驟（2）確定數(shù)據(jù)采集器各個評估指標的具體級別，形成一個五邊形并計算該五邊形面積，同時計算當所有指標都為優(yōu)時所形成的五邊形面積，計算兩個五邊形面積的比值即可得到數(shù)據(jù)采集器的可靠性等級，可靠性等級區(qū)間為[1]。

通過上述三個步驟對本文設計實現(xiàn)的數(shù)據(jù)采集器進行可靠性評價，得到的各個指標的量化結果如圖2所示，通過上述步驟（3）確定數(shù)據(jù)采集器的可靠性等級為0.625，因此本文所設計實現(xiàn)的數(shù)據(jù)采集器的可靠性較高。

3 結語

本文簡明扼要的敘述了基于FPGA芯片EP4CE15F17C8N的數(shù)據(jù)采集器的設計過程，并針對性的設計了一個可靠性評估方法來對數(shù)據(jù)采集器的可靠性進行評估，本文所開展的研究有助于提高后續(xù)數(shù)據(jù)處理的質量，可以被擴展應用在多個領域，具有一定的市場應用前景。

參考文獻

[1] 王敬美，楊春玲.基于FPGA和UART的數(shù)據(jù)采集器設計[J]. 電子器件，2009，32（2）：386-389.

[2] 劉懌恒.基于FPGA的數(shù)據(jù)采集與處理系統(tǒng)設計[D].湖南大學，2013.

[3] 田澤，索高華，張榮華，等.基于FPGA的AFDX網(wǎng)絡高速數(shù)據(jù)采集器設計[J].電子技術應用，2016，42（8）：179-182.

[4] 王薇.基于FPGA的數(shù)據(jù)采集與處理系統(tǒng)研究[J].電子設計工程，2015（16）：36-38.

[5] 何鵬林.基于嵌入式系統(tǒng)的數(shù)據(jù)采集器設計及可靠性研究[D].天津大學，2014.

[6] 張帆.國產數(shù)控系統(tǒng)性能及可靠性的遠程測試與評價[D].華中科技大學，2015.endprint