低壓低功耗模擬集成電路設(shè)計(jì)簡(jiǎn)介及探討

文理祥

摘要：集成電路系統(tǒng)設(shè)計(jì)通常為數(shù)?；旌想娐返南到y(tǒng)設(shè)計(jì)，其中的數(shù)字集成電路設(shè)計(jì)部分，通?？梢砸揽恳恍╇娐肪C合系統(tǒng)軟件來(lái)簡(jiǎn)化設(shè)計(jì)流程，例如使用Lattice公司的ispLEVER、Altera公司的QuartusⅡ等等軟件，通過(guò)利用這些數(shù)字集成電路設(shè)計(jì)自動(dòng)化EDA的輔助工具，可以極大降低數(shù)字集成系統(tǒng)設(shè)計(jì)的復(fù)雜度。相對(duì)的，模擬集成電路設(shè)計(jì)EDA輔助工具發(fā)展就比較滯后，導(dǎo)致集成電路系統(tǒng)中的模擬集成電路部分，其每個(gè)細(xì)節(jié)都需要工程師親自去設(shè)計(jì)與調(diào)整，特別在工藝特征尺寸越來(lái)越小的當(dāng)下，為兼容數(shù)模混合工藝需求，模擬集成電路設(shè)計(jì)面臨更進(jìn)一步的低壓低功耗需求，極大增加了設(shè)計(jì)難度。

關(guān)鍵詞：模擬集成電路設(shè)計(jì)；低壓低功耗；數(shù)?；旌?；工藝特征尺寸

隨著人們對(duì)電子設(shè)備，特別是對(duì)移動(dòng)電子設(shè)備功耗指標(biāo)要求的進(jìn)一步提高，集成電路系統(tǒng)設(shè)計(jì)面臨更低的電源電壓與功率損耗需求。對(duì)于集成電路系統(tǒng)的數(shù)字集成電路方面而言，其數(shù)字邏輯電路的主要功耗來(lái)源于動(dòng)態(tài)功耗，且該動(dòng)態(tài)功耗值與電路電源電壓的平方成正比，亦與工作頻率成正比，而模擬集成電路方面的功耗來(lái)源更為廣泛與復(fù)雜，綜合整個(gè)集成電路系統(tǒng)而言，降低功耗最有效的方法依舊是降低電源電壓，由此，當(dāng)前的集成電路系統(tǒng)設(shè)計(jì)更偏重于低壓低功耗設(shè)計(jì)。然而，在僅僅降低電源電壓的情況下，模擬集成電路方面的功耗并沒(méi)有我們期望的那樣降低，類(lèi)似的現(xiàn)象令模擬集成電路的低壓低功耗設(shè)計(jì)面臨著諸多挑戰(zhàn)，引起了業(yè)界廣泛的重視與關(guān)注。

1.模擬集成電路設(shè)計(jì)的特點(diǎn)

數(shù)字集成電路標(biāo)準(zhǔn)單元庫(kù)的存在極大簡(jiǎn)化了數(shù)字集成電路的設(shè)計(jì)流程，那么我們是否可以也建立相應(yīng)的模擬集成電路標(biāo)準(zhǔn)單元庫(kù)，以實(shí)現(xiàn)模擬集成電路的流程化通用設(shè)計(jì)？實(shí)際上，上述期望的這種通用標(biāo)準(zhǔn)單元相當(dāng)難以定義及實(shí)現(xiàn)，因?yàn)槟M集成電路設(shè)計(jì)考量的因素比數(shù)字集成電路設(shè)計(jì)要復(fù)雜的得多。當(dāng)前，模擬集成電路設(shè)計(jì)主要特點(diǎn)如下：

（1）模擬集成電路性能指標(biāo)參數(shù)最優(yōu)值側(cè)重點(diǎn)選擇困難。描述模擬集成電路性能指標(biāo)的相關(guān)參數(shù)項(xiàng)非常多，以模擬集成電路中常見(jiàn)的基準(zhǔn)電壓源設(shè)計(jì)為例，其性能指標(biāo)包括了靜態(tài)功耗、基準(zhǔn)電壓精度、基準(zhǔn)電壓溫度系數(shù)、電源電壓波動(dòng)抑制能力、電源電壓允許變化范圍、基準(zhǔn)穩(wěn)態(tài)電壓建立時(shí)間、線性調(diào)整率、負(fù)載調(diào)整率、噪聲參數(shù)等多個(gè)參數(shù)項(xiàng)。在實(shí)際設(shè)計(jì)時(shí)，我們不可能讓其所有性能指標(biāo)在所有范圍內(nèi)均達(dá)到最優(yōu)值，只能酌情側(cè)重于某些具體的性能指標(biāo)來(lái)設(shè)計(jì)。比如一個(gè)所有性能指標(biāo)均要達(dá)標(biāo)的基準(zhǔn)電壓源電路，它將僅能有極個(gè)別的指標(biāo)在一定的范圍內(nèi)具有最優(yōu)值，這個(gè)指標(biāo)參數(shù)可以選擇基準(zhǔn)電壓溫度系數(shù)或者其他項(xiàng)，如此整個(gè)電路系統(tǒng)的成本才是最合適的，這就需要我們對(duì)系統(tǒng)所要求的模擬集成電路各項(xiàng)性能指標(biāo)參數(shù)理解深刻并能做出合理選擇。

（2）模擬集成電路拓?fù)錁?gòu)造的描述很難流程化綜述與管理。對(duì)數(shù)字集成電路而言，只需處理1和0兩種邏輯輸出變量，于是我們可以根據(jù)所需要功能輸出結(jié)果很方便地抽象描述出不同類(lèi)型的通用邏輯單元，并根據(jù)合理簡(jiǎn)潔的流程邏輯設(shè)計(jì)思路將這些通用邏輯單元復(fù)用于不同層次的電路設(shè)計(jì)，如此簡(jiǎn)化了數(shù)字集成電路的設(shè)計(jì)過(guò)程。而模擬集成電路的眾多輸出變量導(dǎo)致我們難以綜述出一個(gè)簡(jiǎn)潔且有效的設(shè)計(jì)流程，只能是根據(jù)具體輸出要求與具體步驟來(lái)進(jìn)行相應(yīng)指標(biāo)的詳細(xì)設(shè)計(jì)，從中很難抽象描述出所需的通用單元，更不要說(shuō)復(fù)用。

（3）模擬集成電路的功能模型設(shè)計(jì)和底層電路仿真設(shè)計(jì)繁冗。模擬集成電路設(shè)計(jì)EDA輔助工具發(fā)展比較滯后，且模擬集成電路設(shè)計(jì)考量的因素比數(shù)字集成電路設(shè)計(jì)要復(fù)雜的得多，導(dǎo)致集成電路系統(tǒng)中的模擬集成電路部分的每個(gè)細(xì)節(jié)都需要工程師親自去設(shè)計(jì)與調(diào)整。很多情況下，模擬集成電路設(shè)計(jì)者需要根據(jù)系統(tǒng)各個(gè)部分功能需求的不同，慎重選擇及設(shè)計(jì)出相應(yīng)的電路拓?fù)?，并依?jù)自己的經(jīng)驗(yàn)和直覺(jué)對(duì)電路進(jìn)行反復(fù)模擬仿真及參數(shù)修正，即只能利用自己的經(jīng)驗(yàn)和直覺(jué)來(lái)設(shè)計(jì)電路和分析仿真結(jié)果，且待電路性能指標(biāo)滿(mǎn)足要求后，才能手工繪制出用于生產(chǎn)芯片的layout。

（4）模擬集成電路對(duì)干擾源十分敏感，需要針對(duì)性的加強(qiáng)設(shè)計(jì)才能具備良好的抗干擾能力。對(duì)于數(shù)字集成電路而言，簡(jiǎn)單的1和0輸出變量令其噪聲容限之類(lèi)的性能指標(biāo)相當(dāng)容易得到滿(mǎn)足，因此數(shù)字集成電路的抗干擾能力極強(qiáng)。但對(duì)于模擬集成電路，由于其處理的輸入信號(hào)通常表現(xiàn)為連續(xù)及平滑的模擬信號(hào)，則系統(tǒng)外部或內(nèi)部的干擾信號(hào)極易與此輸入信號(hào)混淆累加，所以模擬集成電路對(duì)這些干擾源的響應(yīng)比數(shù)字集成電路要敏感得多。干擾源混淆的路徑包括了公共的電源線、公共的地線、管芯隔離阱的寄生二極管、管芯的襯底，甚至隔離氧化層間的耦合寄生電容等等集成電路設(shè)計(jì)中不可規(guī)避的影響，所以模擬集成電路的設(shè)計(jì)不僅僅關(guān)心如何獲得最小的管芯面積，還必須精心設(shè)計(jì)匹配器件的對(duì)稱(chēng)性、細(xì)心處理電路互連時(shí)所產(chǎn)生的各種寄生效應(yīng)，必須充分考慮溫度漂移、偏置變化、工藝偏差及其他相關(guān)寄生參數(shù)對(duì)模擬集成電路性能影響。

2.模擬集成電路的設(shè)計(jì)思路

針對(duì)不同模擬集成電路系統(tǒng)的不同要求，業(yè)界已分別進(jìn)行了廣泛的研究。特別在低壓低功耗模擬集成電路設(shè)計(jì)方面，針對(duì)該類(lèi)電路設(shè)計(jì)的局限條件，一般在確定流片工藝的前提下，比較可行的方法是盡可能的采用低電壓余度消耗類(lèi)型的電路拓?fù)錁?gòu)架來(lái)實(shí)現(xiàn)設(shè)計(jì)，比如采用低壓共源共柵電流源偏置電路來(lái)替代普通電流源偏置電路等等。同時(shí)，也可以讓MOS管器件工作在亞閾值工作區(qū)狀態(tài)，即是在低電壓余度消耗類(lèi)型的電路拓?fù)渲?，額外再加入對(duì)MOS管器件襯底電壓的控制，從而降低MOS管的實(shí)際閾值電壓值。而在已經(jīng)降低了MOS器件閾值電壓的前提下，還可以進(jìn)一步采用軌對(duì)軌之類(lèi)的電路設(shè)計(jì)思路，以提高模擬集成電路的可用設(shè)計(jì)冗余量，從而提高了設(shè)計(jì)效率。此外，基于數(shù)模混合工藝兼容的考慮，還可以從工藝的特殊器件方面著手，利用用襯一源結(jié)的特殊偏置寄生器件、溝道JFET等技術(shù)來(lái)進(jìn)一步完善低壓低功耗模擬集成電路設(shè)計(jì)。

此外，針對(duì)可以選擇不同流片工藝來(lái)進(jìn)行模擬集成電路系統(tǒng)設(shè)計(jì)的情況，特別是可選擇更小特征尺寸流片工藝的情況，還需闡述如下。相對(duì)而言，由于器件尺寸的變小，器件物理結(jié)深的減小，導(dǎo)致器件的性能與原先大尺寸器件相比弱化了不少，而在器件的性能弱化的情況下，為了模擬集成電路依舊能保持良好的性能指標(biāo)，業(yè)界還發(fā)展出了組合晶體管構(gòu)架、硅絕緣體技術(shù)（SOI）等新技術(shù)。其中，硅絕緣體技術(shù)（SOI）可以在確保數(shù)字集成電路的高集成度、高速運(yùn)算、低動(dòng)態(tài)功耗等性能指標(biāo)要求得到滿(mǎn)足的同時(shí)，還盡可能的減小了不希望出現(xiàn)的寄生參數(shù)項(xiàng)，例如襯底寄生電容等等，如此極大滿(mǎn)足了模擬集成電路設(shè)計(jì)的需要，降低了集成電路系統(tǒng)的設(shè)計(jì)難度。并且，SOI技術(shù)以及在該技術(shù)基礎(chǔ)上發(fā)展起來(lái)的全耗盡SOI、部分耗盡SOI等技術(shù)，為模擬集成電路的低壓低功耗設(shè)計(jì)提供了更為全面的解決思路。

結(jié)束語(yǔ)

當(dāng)前的集成電路系統(tǒng)是數(shù)字集成邏輯與模擬集成電路并存的系統(tǒng)，其中的模擬集成電路設(shè)計(jì)部分，特別是低壓低功耗模擬集成電路設(shè)計(jì)，是需要多次性能指標(biāo)折中及多階段參數(shù)迭代的電路設(shè)計(jì)，盡管目前模擬集成電路的設(shè)計(jì)方法有了巨大的進(jìn)步，但依舊需要工程師花費(fèi)大量時(shí)間和精力親自去設(shè)計(jì)與調(diào)整模擬集成電路中的每一個(gè)細(xì)節(jié)。當(dāng)然，隨著生產(chǎn)工藝水平的提高、Foundy工藝PDK的優(yōu)化完善、EDA輔助工具的發(fā)展進(jìn)步，模擬集成電路設(shè)計(jì)正步入嶄新的時(shí)代。

（作者單位：南京通華芯微電子有限公司）