FPGA輸入輸出模塊ESD設(shè)計

周 剛，張 雷

（中國電子科技集團公司第四十七研究所，沈陽110032）

FPGA輸入輸出模塊ESD設(shè)計

周 剛，張 雷

（中國電子科技集團公司第四十七研究所，沈陽110032）

為使研發(fā)的FPGA能夠符合指示要求，針對FPGA多電源與可編程輸入輸出模塊的結(jié)構(gòu)特點，設(shè)計了ESD保護電路，使ESD保護能力達到人體模型2000V水平。采用ESD BUS技術(shù)，設(shè)計了ESD保護電路總體架構(gòu)，并使用了二極管等箝位保護措施，通過多個全局電源線網(wǎng)對泄放電流分流，保證了ESD保護的有效；針對深亞微米工藝的LDD和Salicide結(jié)構(gòu)對輸入輸出模塊的輸出驅(qū)動器件采用了有效的版圖設(shè)計，消除了工藝對ESD保護能力的不良影響；對所用的幾類ESD防護器件進行了簡要介紹；最后，通過ESD測試和分析證明所設(shè)計的ESD保護電路達到人體模型2000V的設(shè)計要求。

現(xiàn)場可編程門陣列；輸入輸出模塊；靜電放電；人體模型；靜電放電總線；可控硅

1 引言

當(dāng)今集成電路中最重要的可靠性問題之一就是靜電放電（Electro-Static Discharge，ESD)。大規(guī)模CMOS集成電路器件具有集成度高、運算速度快、器件間距近、走線細(xì)、低功率和輸入阻抗高的特點，因而這類器件對靜電較敏感，稱之為靜電敏感(ESD Sensitive，ESDS)器件。尤其是當(dāng)集成電路的特征尺寸進入深亞微米后，隨著器件尺寸的減小，器件對外界電磁干擾的敏感程度也大大提高，使ESD對器件可靠性的危害變得越來越顯著[1-3]。

根據(jù)所做FPGA ESD人體模型(HBM)2000V的指標(biāo)要求，對所做FPGA的ESD防護技術(shù)開展研究。面向FPGA多電源和可編程輸入輸出模塊結(jié)構(gòu)，分別對ESD保護器件、針對可編程輸入輸出模塊輸出驅(qū)動器件的工藝及版圖ESD保護設(shè)計技術(shù)和可編程輸入輸出模塊的ESD保護電路總體架構(gòu)等設(shè)計方法展開研究，并通過對電路開展ESD試驗和電路測試來驗證所做ESD設(shè)計工作的效果。

2 FPGA的多電源結(jié)構(gòu)和可編程輸入輸出模塊

FPGA可編程輸入輸出模塊可通過用戶編程配置成輸入端口或輸出端口，也可以配置成雙向端口。同時通過用戶編程可以提供不同的輸出驅(qū)動強度、輸出擺率，支持不同的電壓標(biāo)準(zhǔn)等。簡化的可編程輸入輸出模塊的基本結(jié)構(gòu)如圖1所示，既有輸出路徑也有輸入路徑，也包括作為雙向端口時的輸出使能信號路徑。從示意圖中可以看出，可編程輸入輸出模塊還包括可編程輸入延遲電路、參考電壓比較器、上拉電阻、下拉電阻和弱保持等電路。雙向可編程的電路特點體現(xiàn)在輸出驅(qū)動器件和輸入電路共同連接在PAD上，輸出驅(qū)動器件在ESD事件中可以作為ESD保護器件使用，同時輸出驅(qū)動器件大量的不同尺寸的插指結(jié)構(gòu)也帶來了一定的復(fù)雜性。

圖1 簡化的可編程輸入輸出模塊結(jié)構(gòu)示意圖

3 ESD保護電路設(shè)計

3.1 使用的幾類ESD防護器件

研究的輸入／輸出接口的ESD保護電路設(shè)計共使用了5種ESD保護器件，下文對它們分別進行介紹：

第一種是電阻。大多數(shù)集成電路的輸入輸出引腳的ESD保護都使用電阻來限流和分壓。N有源電阻、P有源電阻和N阱電阻在ESD發(fā)生時會進入飽和區(qū)[4]。這種電流飽和特性能起到一定程度的限流作用，所以應(yīng)用十分廣泛。

第二種是二極管。ESD保護電路使用了大量二極管結(jié)構(gòu)，包括普通二極管器件和寄生二極管。

第三種是MOS晶體管。MOS晶體管本身限流作用不大，但是ESD發(fā)生時可使用寄生的雙極型晶體管的snapback保持電壓，因此其ESD保護作用主要依靠自身的寄生雙極型晶體管。

第四種是寄生的雙極型晶體管。通過圖2的NMOS晶體管寄生NPN晶體管的結(jié)構(gòu)及其I-V曲線可以了解其ESD特性。

在接診患者后，護士即重視與患者及其家屬的溝通，掌握其心中的想法及性格特點、興趣愛好、心理問題等，對患者的心理狀態(tài)有一個全面的了解，并綜合上述情況開展個性化的心理疏導(dǎo)，在語言上注意輕柔、和藹，并以通俗易懂的語言為其講解膽結(jié)石、手術(shù)方式的相關(guān)知識，介紹手術(shù)成功的病例，或手術(shù)成功的患者進行現(xiàn)身說法等，幫助患者樹立戰(zhàn)勝疾病的信心，再者，可在病房中播放一些柔和、舒緩的音樂，或患者喜愛看的電視節(jié)目及其它娛樂節(jié)目等，有利于轉(zhuǎn)移患者的注意力，保持心態(tài)的穩(wěn)定[3] 。

第五種是LVTSCR結(jié)構(gòu)。使用的LVTSCR縱向結(jié)構(gòu)如圖3。其結(jié)構(gòu)比標(biāo)準(zhǔn)的SCR結(jié)構(gòu)在N阱邊緣多加入了一個N+重?fù)诫s區(qū)，并且提供了一個柵極接地的NMOS管結(jié)構(gòu)，也就是GGMOS，也把它叫作NMOS觸發(fā)的LVTSCR結(jié)構(gòu)。這種結(jié)構(gòu)可以把觸發(fā)電壓降低，避免SCR結(jié)構(gòu)沒有及時被觸發(fā)造成其他器件ESD損壞。

3.2 可編程輸入輸出模塊輸出驅(qū)動器件MOS管的ESD保護版圖設(shè)計

在深亞微米級工藝中，器件使用了LDD(Lightly Doped Drain)工藝和Salicide工藝，克服了熱載流子問題，同時降低了寄生電阻，這些工藝也應(yīng)用到可編程輸入輸出模塊作為輸出驅(qū)動器件的MOS管上。在正常工作時有著正面的意義，但是在作為ESD保護器件時起到了負(fù)面作用。首先是LDD工藝在器件源漏區(qū)形成了尖端結(jié)構(gòu)，用于與PAD相接的器件時容易被ESD損壞[5-6]。其次是Salicide工藝源漏寄生電阻RD和RS都很小，容易在ESD出現(xiàn)時放電電流通過有源區(qū)傳導(dǎo)到源漏的LDD結(jié)構(gòu)，針對深亞微米工藝使用了多種版圖設(shè)計來提高輸出驅(qū)動MOS管的ESD防護能力。下面以輸出驅(qū)動NMOS管為例提出針對輸出驅(qū)動NMOS管器件的版圖設(shè)計方法。

圖2 NMOS晶體管寄生NPN晶體管的結(jié)構(gòu)及其I-V曲線

圖3 LVTSCR縱向結(jié)構(gòu)

使用ESD Implant工藝，其機理是通過在漏極N型有源區(qū)下面與P型襯底的結(jié)面之間注入重?fù)诫s濃度的P型雜質(zhì)，降低結(jié)面擊穿電壓。這樣在源漏區(qū)出現(xiàn)ESD時結(jié)面先瀉放ESD電流，從而保護器件源漏極的LDD結(jié)構(gòu)，降低ESD對LDD結(jié)構(gòu)的損傷。圖4是ESD Implant工藝示意圖。

圖4 ESD Implant工藝

使用金屬硅化物阻擋工藝（Salicide Block Process)，見圖5，其機理是把輸出驅(qū)動NMOS管器件的Salicide去除，因而使MOS器件具有較高的RD和RS，從而起到源漏區(qū)接觸孔到LDD結(jié)構(gòu)ESD限流保護作用。結(jié)合ESD Implant工藝可以很好地提升輸出驅(qū)動NMOS管器件的ESD防護能力。

圖5 金屬硅化物阻擋工藝

對于輸出驅(qū)動MOS管器件，通過在版圖設(shè)計中增加特定的版圖層即可實現(xiàn)以上兩種工藝。在此基礎(chǔ)上參照特定的版圖ESD設(shè)計規(guī)則和指南，遵守例如關(guān)鍵部位版圖采用45度拐角，避免圖形出現(xiàn)直角或銳角以及與PAD相連的漏極接觸孔與多晶硅柵極保證適當(dāng)距離等規(guī)則，可以從版圖設(shè)計上最大限度提高輸出驅(qū)動MOS器件的ESD防護能力。

3.3 基于ESD BUS[7]的ESD保護電路總體架構(gòu)

由于FPGA使用了多電源設(shè)計，電源分為內(nèi)核電源VCC和外圍電源VCCO，外圍電源又分為8路各自為8個IO BANK獨立供電，所以設(shè)計了ESD BUS配合多種電源網(wǎng)絡(luò)進行ESD保護。使用的基于ESD BUS的ESD保護電路總體架構(gòu)如圖6所示。輸入／輸出接口（PAD）通過ESD BUS接入了全芯片的ESD放電路徑，每個PAD都有一個到ESD BUS的正偏二極管，用D1表示，在PAD上出現(xiàn)正的ESD電壓時，ESD電流可以經(jīng)過D1瀉放到ESD BUS上，然后二極管串Dstring把電流傳導(dǎo)到內(nèi)核邏輯的電源全局線網(wǎng)VCC，再經(jīng)由二極管串D6、D7、D8到達外圍電源全局線網(wǎng)VCCO。經(jīng)過多級全局線網(wǎng)的分流，可以實現(xiàn)瀉放電流的分流。每個PAD都有一個二極管D2和低電壓觸發(fā)可控硅(Low Voltage Triggered Silicon Controlled Rectifier，LVTSCR) 器件SCR1，可以提供PAD到地的放電通路。電源VCCO和電源VCC分別經(jīng)過一個正偏的二極管D3和D4與ESD BUS相連，能起到ESD保護的作用。PAD經(jīng)過一個正偏的二極管D5與輸出驅(qū)動P型MOS管P1和P2管的襯底也就是N阱相連，用于在N阱電壓相對PAD過高時起到箝位保護作用。為了防止ESD對輸入路徑的傷害，在PAD和輸入路徑之間接入了限流電阻R1。同時電路中存在著一些寄生器件，比如說輸出驅(qū)動P型MOS管P1和P2、輸出驅(qū)動N型MOS管N1和N2本身存在寄生三極管，針對輸出驅(qū)動器件和寄生結(jié)構(gòu)的工藝和版圖設(shè)計的研究內(nèi)容會在后面詳細(xì)介紹。

4 靜電放電模型

在ESD試驗時根據(jù)ESD產(chǎn)生的原因及其對集成電路放電方式的不同，用4類ESD模型開展試驗，下文對這四種模型進行描述：

（1）人體放電模型(Human Body Model，HBM)[8]

ESD的人體放電模型(HBM)表示的是人體在地上運動時與外界摩擦或其它因素而積累了靜電，當(dāng)人體觸碰到集成電路時，人體的靜電便會經(jīng)由集成電路的管腳進入集成電路內(nèi)，再經(jīng)由內(nèi)部通路放電到地。

（2）機器放電模型(Machine Model，MM)[9]

ESD的機器放電模型(MM)表示的是機器(例如機械手臂)本身積累了靜電，當(dāng)此機器觸碰到集成電路管腳時，該靜電便經(jīng)由集成電路的管腳放電。

（3）器件充電模型(ChargedDeviceModel，CDM)[10-11]

ESD的器件充電模型(CDM)表示的是集成電路先因摩擦或其它因素而在內(nèi)部積累了靜電，但在靜電的積累過程中集成電路并未被損傷。此帶有靜電的集成電路在處理過程中，當(dāng)其管腳觸碰到接地面時，集成電路內(nèi)部的靜電便會經(jīng)由管腳自集成電路內(nèi)部流出來，而造成的靜電放電現(xiàn)象。

（4）電場感應(yīng)模型(Field Induced Model，F(xiàn)IM)

ESD的電場感應(yīng)模型 (FIM)表示的是當(dāng)一個器件處于靜電場中，其內(nèi)部將感應(yīng)出電勢差。此時，當(dāng)某一管腳與地相碰時，器件就會對地放電。這種模型的放電類似于CDM。

5 測試方法及結(jié)果

業(yè)內(nèi)通常按照人體放電模型(HBM)來進行ESD試驗來判斷ESD設(shè)計是否有效，按照指標(biāo)要求采取了這種模型進行ESD試驗。

圖7是HBM工業(yè)標(biāo)準(zhǔn)MIL-STD-883C Method 3015.7所用的等效電路圖。設(shè)置人體模型的等效電容為100pF，設(shè)置人體的等效放電電阻為1.5K歐姆。表1顯示了MIL-STD-883C Method 3015.7中的ESD等級分類及描述。

圖7 HBM等效電路圖

表1 MIL-STD-883C Method 3015.7中的ESD等級分類

對試驗電路分別進行了電壓為±500V、±1000V、±1500V、±2000V(HBM)的ESD試驗，并采用了絕對漏電流測試、I-V特性曲線相對漂移量和功能觀測法等三種方式對經(jīng)過ESD試驗的電路進行了測試分析，保證了對結(jié)果的準(zhǔn)確判斷。通過以上三種方法的評估，所有管腳絕對漏電流滿足無明顯增加，所有管腳I-V特性曲線相對漂移量絕對值小于30%，所有管腳功能與ESD試驗前一致，相互印證了無任何管腳ESD失效，證明所采用的ESD設(shè)計達到了設(shè)計的要求。

6 結(jié)束語

依托國內(nèi)0.25微米CMOS工藝，針對FPGA的可編程輸入輸出模塊開展ESD防護技術(shù)研究工作。研究了基于ESD BUS結(jié)構(gòu)的片可編程輸入輸出模塊電路架構(gòu)，提高了抗ESD能力；采用了ESD Implant、Salicide Block等關(guān)鍵的工藝及版圖設(shè)計手段，消除了LDD和Salicide對ESD保護能力的影響，最后介紹了所用的幾種ESD保護器件及其作用。介紹了四種靜電放電模型，并選擇了其中的HBM模型進行了ESD試驗，通過對電路ESD試驗前后的多種測試及分析，證明所設(shè)計的ESD保護電路達到HBM 2000V的設(shè)計要求。

[1] 趙近.CMOS電路芯片ESD保護電路設(shè)計技術(shù)的發(fā)展[J].電子產(chǎn)品可靠性與環(huán)境試驗，1995(1)：14-20.Zhaojin.Develop of CMOS Circuit Chip ESD Protect Circuit Design Technology[J].ELECTRONIC PRODUCT RELIABILITY AND ENVIRONMENTALTESTING,1995(1):14-20.

[2] 于宗光.CMOS集成電路的ESD設(shè)計技術(shù)[J]．電子產(chǎn)品可靠性與環(huán)境試驗，2001(2):16-21.Yu Zhongguang.Deisgn Technologies for ESD Protection of CMOS IC’s[J].ELECTRONIC PRODUCT RELIABILITY AND ENVIRONMENTAL TESTING,2001(2):16-21.

[3] 王翠霞，許維勝，余有靈，等.CMOS集成電路中ESD保護技術(shù)研究[J]．現(xiàn)代電子技術(shù)，2008，31(8):1-3．Wang Cuixia，Xu Weisheng，Yu Youling，et al.Research of ESD Protection Technology in CMOS interated Circuit[J].MODERN ELECTRONICSTECHNIQUE，2008，31(8):1-3．

[4] A．Caruso，P.Spirito，G．Vitale．Negative resistance induced by avalanche injection in bulksemiconductors[J].IEEE Trans.Electr.Device,1974：578-586.

[5] Jiann-Shin Lee.Method for fabricating an electrostatic discharge protection circuit:US,US5672527 A[P].1997-9-30.

[6] Tiao-Yuan Huang.Method for making an integrated circuit structure：US,US5529941 A[P].1996-6-25.

[7] M.D.Ker,H.H.Chang，T.Y.Chell.ESD buses for whole-chip ESD protection[J].Proc.Of IEEE International Symposium on Circuits and Systems,1999：545-548．

[8] ESD Association．ESD STM 5.1,2001，ESD Association standard test method for electrostatic discharge sensitivity testing：Human body model-component level[S].USA:ANSI,2003．

[9] ESD Association．ESD STM 5.2,1999.ESD Association standard test method for electrostatic discharge sensitivity testing:Machine model-componentlevel[S].USA:ANSI,2001．

[10] ESD Association．ESD STM 5.3.1,1999.ESD Association standard test method for electrostatic discharge sensitivity testing：Charged device model-component level[S].USA:ANSI,2001．

[11] ESD Association.ESD SP 5.3.2,2002.ESD Association standard Practice for the Protection of Electrostatic Discharge Susceptible Items：Sensitivity Testing Socketed Device Model(SDM)Component Level[S].USA:ANSI,2001．

ESD Design of FPGA Input/Output Module

Zhou Gang，Zhang Lei
（The 47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China）

To satisfy performance request of FPGA，ESD protection circuit，based on the structural feature of multi-power and programmable input/output module，is designed，to make ESD protection ability to 2000V level of human body model.ESD protection circuit of architecture is designed by means of the ESD BUS technology.The diode clamp protection measures,dumping the current through multiple global power network,are used，to ensure the efficiency of the ESD protection.Focused on LDD and Salicide structure of Deep submicron devices，the paperadoptes effective layout design on the output driving device of input and output module，and eliminates the negative impact of process for the ESD protection.Several types of ESD protection devices are briefly introduced.Finally，the result of ESD test and analysis shows that the designed ESD protection circuit meets the design requirements of 2000V of human body model.

FPGA；Input/output module；ESD；HBM；ESD BUS；SCR

10.3969/j.issn.1002-2279.2017.03.004

TN911

A

1002-2279-（2017）03-0017-05

周剛（1978-），男，遼寧省法庫縣人，高級工程師，主研方向：集成電路設(shè)計，目前關(guān)注集成電路可靠性設(shè)計、可編程器件。

2016-10-14