基于CCSDS協(xié)議的中頻信號(hào)源設(shè)計(jì)與實(shí)現(xiàn)

谷雨　王成華　朱秋明　錢太陽　王芳

摘要：針對(duì)深空通信的復(fù)雜環(huán)境，設(shè)計(jì)了一種基于CCSDS協(xié)議的中頻信號(hào)源系統(tǒng)，可產(chǎn)生多種基于CCSDS協(xié)議的深空通信信號(hào)。該系統(tǒng)上位機(jī)采用LabWindows虛擬儀器開發(fā)環(huán)境，通過PCI接口與集成了DSP和FPGA單元的信號(hào)板卡互聯(lián)，采用正交調(diào)制算法，在不改變硬件電路的情況下實(shí)現(xiàn)多種調(diào)制方式和參數(shù)。經(jīng)測(cè)試，該系統(tǒng)輸出精準(zhǔn)、穩(wěn)定，各項(xiàng)參數(shù)均符合設(shè)計(jì)要求，可實(shí)現(xiàn)對(duì)CCSDS協(xié)議的信號(hào)模擬。

關(guān)鍵詞：深空通信；CCSDS協(xié)議；中頻信號(hào)源；虛擬儀器；正交調(diào)制

中圖分類號(hào)：V423.4⁺5；P228.4 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1673-5048（2017）02-0071-06

0引言

隨著通信技術(shù)的不斷進(jìn)步，人類對(duì)深空探測(cè)的范圍和技術(shù)要求不斷提高，對(duì)通信質(zhì)量的要求也越來越高，傳統(tǒng)的地面無線通信模型無法適應(yīng)深空通信環(huán)境。隨著越來越多的國(guó)家加入到深空探測(cè)的活動(dòng)中，人類在深空探測(cè)中更加需要統(tǒng)一的標(biāo)準(zhǔn)來實(shí)現(xiàn)多航天器之間的通信和控制。因此，NASA、ESA等主要空間國(guó)家聯(lián)合組織成立了空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì)（CCSDS），迄今為止已有200多個(gè)空間任務(wù)采用了該協(xié)議體系進(jìn)行遙測(cè)遙控、科學(xué)數(shù)據(jù)、圖像等信息的傳輸，是未來深空探測(cè)通信的發(fā)展方向。

本文介紹了一種基于CCSDS-211系列通信協(xié)議的用于深空通信的信號(hào)源，該信號(hào)源所產(chǎn)生的中頻調(diào)制信號(hào)的各項(xiàng)參數(shù)均參考CCSDS-211系列通信協(xié)議，符合深空通信應(yīng)用環(huán)境，適用于深空通信系統(tǒng)的研究和開發(fā)。

CCSDS-211系列協(xié)議規(guī)定了6種調(diào)制方式，分別為BPSK，QPSK，OQPSK，GMSK，F(xiàn)M和PM，以及12種數(shù)據(jù)速率，分別為1Kb/s，2 Kb/s，4Kb/s，8 Kb/s，16 Kb/s，32 Kb/s，64 Kb/s，128Kb/s，256 Kb/s，512 Kb/s，1 Mb/s，2 Mb/s。該信號(hào)源根據(jù)協(xié)議規(guī)定全部實(shí)現(xiàn)了以上調(diào)制方式以及數(shù)據(jù)速率，以供深空通信研究使用。此外，為了適應(yīng)不同的信道帶寬，還提供了3種滾降系數(shù)，分別為0.25，0.5，0.75。該信號(hào)源載波頻率為70MHz，配合混頻器使用可將輸出提高到UHF頻段，供更多實(shí)驗(yàn)研究情況使用。

系統(tǒng)由上位機(jī)軟件和硬件信號(hào)板卡兩部分組成，數(shù)據(jù)源經(jīng)過軟件的計(jì)算后通過PCI接口傳遞至信號(hào)板卡，經(jīng)過上變頻后通過D/A轉(zhuǎn)換模塊得到模擬信號(hào)，如圖1所示。其中上層軟件安裝在工控機(jī)中，DSP，F(xiàn)PGA，D/A轉(zhuǎn)換模塊等位于信號(hào)處理板卡上，通過PCI接口與上位機(jī)相連進(jìn)行數(shù)據(jù)通信與控制。

上位機(jī)軟件起到對(duì)整個(gè)系統(tǒng)的控制作用，相當(dāng)于傳統(tǒng)硬件信號(hào)源的操控面板，同時(shí)還進(jìn)行部分計(jì)算工作。因此，系統(tǒng)軟件采用適用于虛擬儀器開發(fā)的LabWindows/CVI環(huán)境編譯實(shí)現(xiàn)。上位機(jī)軟件算法流程如圖2所示。

在上位機(jī)中，用戶可以選擇輸入數(shù)據(jù)，配置信號(hào)源的輸出參數(shù)，如調(diào)制方式、數(shù)據(jù)速率等。當(dāng)軟件啟動(dòng)后，先讀取設(shè)置的各項(xiàng)參數(shù)和輸入數(shù)據(jù)文件。輸入的二進(jìn)制數(shù)據(jù)經(jīng)過脈沖成型、基帶調(diào)制和插值等運(yùn)算獲得I，Q兩路的基帶調(diào)制數(shù)據(jù)。此時(shí)的數(shù)據(jù)為雙精度浮點(diǎn)數(shù)型，需對(duì)數(shù)據(jù)進(jìn)行定點(diǎn)化轉(zhuǎn)換為16位的short int型的整型數(shù)據(jù)，以便信號(hào)板卡處理。上位機(jī)軟件調(diào)用WinDriver驅(qū)動(dòng)，將這些數(shù)據(jù)通過PCI接口傳遞到信號(hào)處理板卡上DSP模塊控制的存儲(chǔ)單元中，再將這些數(shù)據(jù)通過EMIF總線傳輸給信號(hào)處理板卡上的FPGA單元，經(jīng)過FPGA運(yùn)算電路，即可得到所設(shè)置的中頻信號(hào)的模擬量輸出，信號(hào)源循環(huán)發(fā)送用戶輸入的數(shù)據(jù)直至關(guān)閉信號(hào)源。

2系統(tǒng)關(guān)鍵技術(shù)

2.1調(diào)制算法

由于系統(tǒng)需要實(shí)現(xiàn)多種調(diào)制方式，因此，為了不改變硬件結(jié)構(gòu)且能實(shí)現(xiàn)多種不同的調(diào)制方式，系統(tǒng)采用了正交調(diào)制算法，見圖3。在正交調(diào)制的過程中加入插值濾波器，可通過改變插值倍數(shù)來變換數(shù)據(jù)速率，以實(shí)現(xiàn)12種數(shù)據(jù)速率的切換。平方根升余弦濾波器可通過脈沖成型實(shí)現(xiàn)無碼間干擾的通信，同時(shí)還可實(shí)現(xiàn)3種不同的滾降系數(shù)。

QPSK信號(hào)可以看作是對(duì)兩個(gè)正交的載波進(jìn)行多電平雙邊帶調(diào)制后再疊加所得的信號(hào)，其正交調(diào)制的表達(dá)式為

（1）式中：I（t）為I路基帶調(diào)制信號(hào)；Q（t）為Q路基帶調(diào)制信號(hào)；載波角頻率ω_c=2πf。對(duì)于本系統(tǒng)，載波頻率f_c=70 MHz；采樣頻率f_c=160 MHz。

QPSK調(diào)制時(shí)，先將輸入的二進(jìn)制序列轉(zhuǎn)換為I，Q兩路的雙極性碼，然后對(duì)該雙極性序列進(jìn)行脈沖成型和插值濾波，使I，Q兩路基帶信號(hào)采樣率達(dá)到16 Mb/s。兩路基帶信號(hào)再分別與兩路正交的載波相乘，相加后即可得到QPSK調(diào)制信號(hào)。

BPSK調(diào)制時(shí)，Q路輸入全Q，就可以在不改變硬件電路的情況下，在正交調(diào)制系統(tǒng)中實(shí)現(xiàn)單路的幅度調(diào)制。OQPSK調(diào)制時(shí)，只需在兩路信號(hào)經(jīng)過平方根升余弦濾波器后，將Q路信號(hào)延遲半個(gè)碼元周期，再進(jìn)行插值濾波、上變頻并相加。

GMSK調(diào)制即高斯最小頻移鍵控，在MSK（最小頻移鍵控）調(diào)制器之前插入一個(gè)高斯低通預(yù)調(diào)制濾波器。GMSK的正交調(diào)制表達(dá)式為

通常將B與T_s的乘積作為設(shè)計(jì)高斯濾波器的重要參數(shù)，本系統(tǒng)采取BT_s=0.3的高斯濾波器進(jìn)行預(yù)濾波。GMSK正交調(diào)制時(shí)，將二進(jìn)制碼元數(shù)據(jù)轉(zhuǎn)換為雙極性碼后通過高斯濾波，再通過插值濾波將數(shù)據(jù)插值到16 Mb/s，并經(jīng)過積分獲得相位信號(hào)φ（t），此相位信號(hào)分別取余弦值和正弦值，即分別為I，Q兩路的基帶信號(hào)，經(jīng)過上變頻和相加即可獲得GMSK調(diào)制信號(hào)。

對(duì)于FM調(diào)制，系統(tǒng)采用先對(duì)雙極性碼進(jìn)行BPSK調(diào)制，再進(jìn)行FM調(diào)制的方式，其表達(dá)式為

對(duì)于PM調(diào)制，系統(tǒng)采用先對(duì)雙極性碼進(jìn)行BPSK調(diào)制，再進(jìn)行PM調(diào)制的方式，其表達(dá)式為

2.2多數(shù)據(jù)速率

根據(jù)CCSDS-211協(xié)議，系統(tǒng)需要實(shí)現(xiàn)12種數(shù)據(jù)速率，可以通過插值的方式實(shí)現(xiàn)，插值分為兩個(gè)部分，首先在上位機(jī)軟件中將數(shù)據(jù)的采樣率插值到16 Mb/s，然后再在FPGA中對(duì)數(shù)據(jù)統(tǒng)一進(jìn)行10倍插值，得到160 Mb/s的數(shù)據(jù)。這樣FPGA從FIFO緩存器讀取數(shù)據(jù)時(shí)可一律采用16 Mb/s的時(shí)鐘讀取。在軟件內(nèi)插值時(shí)，插值的倍數(shù)越低，使得同一符號(hào)內(nèi)的數(shù)據(jù)點(diǎn)數(shù)越少，在同一時(shí)間內(nèi)FPGA讀取相同數(shù)據(jù)數(shù)的情況下，F(xiàn)PGA所獲得的符號(hào)速率就會(huì)越高，即數(shù)據(jù)速率越高；反之，插值倍數(shù)越高，數(shù)據(jù)速率越低。插值倍數(shù)N可表示為

在上位機(jī)軟件內(nèi)也采用兩級(jí)插值濾波方式，將二進(jìn)制碼元轉(zhuǎn)換為雙極性碼后，依次通過脈沖成型濾波器和插值濾波器，脈沖成型也是一個(gè)插值的過程，可在消除碼間干擾的同時(shí)將數(shù)據(jù)插值到所需的數(shù)據(jù)速率。通過這種兩級(jí)插值的方式可獲得更高的插值倍數(shù)，系統(tǒng)第一級(jí)插值采用平方根升余弦濾波器或高斯濾波器，第二級(jí)插值采用積分梳狀濾波器（CIC濾波器），如圖5所示。

平方根升余弦濾波器具有消除碼間干擾的功效，本系統(tǒng)有8倍和16倍兩種插值倍數(shù)以及0.25，0.5和0.75三種滾降系數(shù)的6種不同參數(shù)的平方根升余弦濾波器。CIC插值則采用2倍、4倍、8倍、16倍、32倍、64倍、128倍、256倍、512倍、1 024倍共10種插值倍數(shù)。通過這些不同插值倍數(shù)的級(jí)聯(lián)組合，獲得不同的插值倍數(shù)，使得插值后的數(shù)據(jù)在FPGA的FIFO中以16 Mb/s的時(shí)鐘讀取以后所得到的數(shù)據(jù)速率與所設(shè)置數(shù)據(jù)速率一致。對(duì)于GMSK調(diào)制，需要先經(jīng)過8倍插值的高斯濾波器，然后再通過CIC插值濾波器。

例如，BPSK，F(xiàn)M和PM調(diào)制2M數(shù)據(jù)速率時(shí)，只需要對(duì)二進(jìn)制碼進(jìn)行8倍脈沖成型；1K數(shù)據(jù)速率時(shí)，先通過16倍脈沖成型濾波器，然后再通過1 024倍CIC插值濾波器，即可通過級(jí)聯(lián)獲得16 384倍插值。對(duì)于QPSK和OQPSK，由于系統(tǒng)采用正交調(diào)制，需要在I，Q兩路進(jìn)行插值，因此插值倍數(shù)為其他調(diào)制方式同速率下的2倍。

2.3硬件系統(tǒng)設(shè)計(jì)

系統(tǒng)硬件部分由DSP和FPGA兩個(gè)模塊組成，DSP模塊與上位機(jī)之間通過PCI接口連接，DSP模塊與FPGA模塊之間通過EMIF總線連接，DSP起到數(shù)據(jù)搬移的作用，同時(shí)傳遞控制信號(hào)。

通過DSP的橋接將連接上位機(jī)的PCI接口和連接FPGA的EMIF接口通過映射聯(lián)系起來，實(shí)現(xiàn)不同速率、不同位寬的接口間數(shù)據(jù)的有效互傳。上位機(jī)與DSP以EDMA方式通過PCI接口傳輸數(shù)據(jù)，其數(shù)據(jù)傳輸過程如圖6所示。上位機(jī)通過中斷向DSP內(nèi)存BAR0寫入三個(gè)控制信息：待傳輸數(shù)據(jù)塊起始地址、數(shù)據(jù)塊長(zhǎng)度、傳輸開始標(biāo)志位。傳輸開始標(biāo)志位的初始值為0，當(dāng)上位機(jī)將傳輸開始標(biāo)志位修改為1后，DSP跳轉(zhuǎn)到傳輸開始中斷內(nèi)，配置EDMA傳輸參數(shù)，讀取待傳輸數(shù)據(jù)的起始地址、長(zhǎng)度，計(jì)算EDMA傳輸次數(shù)以及最后一次傳輸長(zhǎng)度，設(shè)置首次EDMA傳輸?shù)脑雌鹗嫉刂?、目的起始地址以及?shù)據(jù)長(zhǎng)度，EDMA首次傳輸開始。PCI接口總線的位寬為32位，因此傳輸完的數(shù)據(jù)以32位整型存儲(chǔ)在DSP內(nèi)存中，每個(gè)數(shù)據(jù)包含2個(gè)數(shù)據(jù)點(diǎn)。當(dāng)傳輸完成后，DSP進(jìn)入EDMA傳輸完成中斷，根據(jù)傳輸次數(shù)和每次傳輸長(zhǎng)度修改源起始地址和目的起始地址，再次配置參數(shù)進(jìn)入第二次EDMA傳輸。當(dāng)最后一次EDMA傳輸完成后，DSP跳轉(zhuǎn)到向FPGA進(jìn)行數(shù)據(jù)傳輸?shù)闹袛唷?/p>

向FPGA的EDMA數(shù)據(jù)傳輸通過EMIF總線來進(jìn)行，具體傳輸過程見圖7。當(dāng)上位機(jī)向DSP的傳輸完成后，DSP跳入向FPGA傳輸數(shù)據(jù)的中斷程序中，配置EDMA傳輸參數(shù)，設(shè)置傳輸源地址、目的地址和數(shù)據(jù)長(zhǎng)度并開始第一次傳輸。FPGA的FIFO緩存器寫入深度為4 096，寫寬度為64 bit，即最大可寫入32 768字節(jié)的數(shù)據(jù)；讀取寬度為32bit，半空控制信號(hào)觸發(fā)值為1 500，即當(dāng)數(shù)據(jù)少于6 000字節(jié)時(shí)，DSP會(huì)收到FIFO半空中斷信號(hào)；DSP每次EDMA傳輸數(shù)據(jù)量為20 000字節(jié)。當(dāng)FIFO中有數(shù)據(jù)以后，F(xiàn)PGA便開始從中讀取數(shù)據(jù)，當(dāng)FIFO中數(shù)據(jù)少于半空信號(hào)觸發(fā)值時(shí)，DSP收到半空信號(hào)進(jìn)入下一次EDMA傳輸中斷，開始傳輸下一段數(shù)據(jù)再發(fā)送20 000字節(jié)的數(shù)據(jù)，此過程一直循環(huán)直至收到停止信號(hào)。當(dāng)需要關(guān)閉發(fā)射機(jī)時(shí)，置發(fā)射機(jī)開閉參數(shù)PCS_EDMAStart值為2，此時(shí)DSP停止向FPGA傳輸數(shù)據(jù)的EDMA傳輸中斷，信號(hào)源便不再產(chǎn)生信號(hào)。

PCI總線寬度為32位，EMIF總線寬度為64位，因此，將FIFO的輸入位寬設(shè)為64位，輸出設(shè)為32位。數(shù)據(jù)從FIFO讀出后，將每個(gè)32位數(shù)據(jù)取低16位即為I路信號(hào)，高16位為Q路信號(hào)。然后分別對(duì)兩路信號(hào)進(jìn)行10倍CIC插值，得到采樣率為160 MHz的信號(hào)。再將兩路信號(hào)分別與載波頻率為70 MHz、采樣頻率為160 MHz的正余弦信號(hào)相乘并相加，即得到經(jīng)過正交調(diào)制的中頻調(diào)制信號(hào)，其在FPGA模塊的運(yùn)算流程如圖8所示。該中頻信號(hào)經(jīng)D/A模塊，即得到循環(huán)發(fā)送的模擬中頻信號(hào)輸出。

3測(cè)試結(jié)果

測(cè)試系統(tǒng)主要由一臺(tái)工控機(jī)組成。中頻輸出信號(hào)可外接示波器和頻譜儀，還可以接入混頻器，將該中頻信號(hào)源的輸出提高到UHF頻段，以模擬深空環(huán)境下的通信信號(hào)。

通過示波器和頻譜儀對(duì)輸出信號(hào)進(jìn)行測(cè)試，輸出信號(hào)的時(shí)域和頻域波形如圖9所示，由上至下依次為BPSK，QPSK，0QPSK，GMSK，F(xiàn)M，PM調(diào)制的時(shí)域波形和頻譜圖。經(jīng)測(cè)試，信號(hào)時(shí)域波形包絡(luò)平滑穩(wěn)定，無毛刺；信號(hào)頻譜圖符合調(diào)制方式特征，主瓣寬度與數(shù)據(jù)速率和滾降系數(shù)相符合，且輸出穩(wěn)定可靠，符合設(shè)計(jì)指標(biāo)和參數(shù)要求。

4結(jié)論

系統(tǒng)采用LabWindows/CVI環(huán)境進(jìn)行開發(fā)，縮短了開發(fā)時(shí)間，降低了開發(fā)難度，提高了系統(tǒng)的可操作性。另外，系統(tǒng)采用正交調(diào)制方法，當(dāng)需要對(duì)系統(tǒng)功能進(jìn)行調(diào)整時(shí)，底層硬件系統(tǒng)無須進(jìn)行任何改動(dòng)，只需適當(dāng)升級(jí)上位機(jī)軟件，有效提高了系統(tǒng)功能的靈活性。