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    基于寬帶波束形成技術(shù)的信號(hào)處理板的設(shè)計(jì)與實(shí)現(xiàn)

    2017-06-05 09:34:36夏彥澤
    艦船電子對(duì)抗 2017年2期
    關(guān)鍵詞:收發(fā)器板卡寄存器

    夏彥澤

    (中國(guó)電子科技集團(tuán)公司第二十研究所,陜西 西安 710068)

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    基于寬帶波束形成技術(shù)的信號(hào)處理板的設(shè)計(jì)與實(shí)現(xiàn)

    夏彥澤

    (中國(guó)電子科技集團(tuán)公司第二十研究所,陜西 西安 710068)

    設(shè)計(jì)了采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現(xiàn)實(shí)時(shí)寬帶波束形成的信號(hào)處理板,它提供8路高速模數(shù)轉(zhuǎn)換通道,2路高速數(shù)模轉(zhuǎn)換通道,模數(shù)采樣時(shí)鐘同步接口,千兆光纖數(shù)據(jù)收發(fā)接口。研究了寬帶波束形成技術(shù)中數(shù)字分?jǐn)?shù)延時(shí)濾波器技術(shù),設(shè)計(jì)了一種簡(jiǎn)便有效的工程實(shí)現(xiàn)方法。FPGA內(nèi)部實(shí)現(xiàn)了開(kāi)源8051軟核,用C語(yǔ)言實(shí)現(xiàn)外圍芯片初始化控制和功能調(diào)度,增加了設(shè)計(jì)的靈活性。

    現(xiàn)場(chǎng)可編程門(mén)陣列;數(shù)字寬帶波束形成;8051 IP核

    0 引 言

    窄帶波束形成技術(shù)采用移相方式來(lái)間接控制各通道信號(hào)延時(shí),但在寬帶信號(hào)場(chǎng)景下,由于孔徑效應(yīng),這種方式會(huì)帶來(lái)很大的誤差。為克服這一現(xiàn)象,寬帶波束形成系統(tǒng)采用真實(shí)時(shí)間延遲線(TTD)來(lái)實(shí)現(xiàn)延時(shí)控制[1]。隨著技術(shù)的發(fā)展,更加靈活的數(shù)字延時(shí)方法得到實(shí)現(xiàn),解決了實(shí)時(shí)寬帶波束形成的難題。

    為了實(shí)現(xiàn)某系統(tǒng)寬帶波束形成功能,設(shè)計(jì)了采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)作為處理器的信號(hào)處理板。深入研究了寬帶波束形成技術(shù)中數(shù)字延時(shí)算法,對(duì)比頻域延時(shí)、時(shí)域數(shù)字插值、分?jǐn)?shù)延時(shí)濾波器技術(shù),設(shè)計(jì)了一種便于FPGA實(shí)現(xiàn)的穩(wěn)健的延時(shí)方法。為了減少FPGA的邏輯開(kāi)發(fā)和測(cè)試時(shí)間成本,在FPGA上移植了開(kāi)源8051軟核,用C語(yǔ)言實(shí)現(xiàn)了除數(shù)據(jù)處理以外的外設(shè)初始化配置、命令解析等功能。

    1 寬帶波束形成方法

    以圖1均勻線列陣為例,直線上均勻分布N個(gè)天線陣源,相互間隔距離為d。在遠(yuǎn)場(chǎng)模型下入射信號(hào)與法向夾角為θB,相鄰2個(gè)陣源信號(hào)時(shí)間差為:

    τ=dsin(θΒ)/c

    (1)

    為每個(gè)陣源信號(hào)輸出乘上1個(gè)系數(shù)ωn,則線陣的陣列輸出可以表示為:

    (2)

    設(shè)模數(shù)轉(zhuǎn)換器的采樣周期為T(mén),延時(shí)與采樣周期的比值(n-1)τ/T是一個(gè)實(shí)數(shù),既包含整數(shù)部分,也包含小數(shù)部分。整數(shù)部分可以通過(guò)對(duì)采樣數(shù)據(jù)移位實(shí)現(xiàn),小數(shù)部分可以通過(guò)頻域子帶延時(shí)、時(shí)域數(shù)字插值、分?jǐn)?shù)延時(shí)濾波器等技術(shù)實(shí)現(xiàn)。

    這種在時(shí)域?qū)崿F(xiàn)寬帶波束形成器的原理框圖如圖2所示,相比于頻域方法具有結(jié)構(gòu)簡(jiǎn)單、運(yùn)算量小的特點(diǎn)。算法的并行特性也非常適合在FPGA中實(shí)現(xiàn)。

    2 硬件設(shè)計(jì)

    2.1 功能及原理框圖

    信號(hào)處理板使用1片Xilinx公司的K7系列FPGA,實(shí)現(xiàn)了8個(gè)通道模擬信號(hào)輸入、2個(gè)通道模擬信號(hào)輸出,對(duì)外數(shù)字接口采用2.5Gbps光纖收發(fā)器。為了緩存采集或者需要輸出的數(shù)據(jù),在FPGA上掛載了1片DDR2內(nèi)存。為了提高模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)的信噪比,并且實(shí)現(xiàn)各個(gè)通道之間的同步,板卡使用了高穩(wěn)定度晶振,選用了低相位噪聲的時(shí)鐘輸出芯片為其提供時(shí)鐘信號(hào),原理框圖如圖3所示。

    2.2 器件選型及性能指標(biāo)

    模數(shù)轉(zhuǎn)換器使用4片AD9268,單片具有2路ADC轉(zhuǎn)換器,共計(jì)8路模數(shù)轉(zhuǎn)換通道。每通道提供最高達(dá)650MHz的差分模擬輸入帶寬,最高可達(dá)125Msps采樣率,在2MHz~200MHz的模擬信號(hào)輸入情況下,提供不低于12Bits的有效位數(shù)。AD9268具有Sync管腳,提供多芯片協(xié)同工作時(shí)內(nèi)部時(shí)鐘分頻器同步功能[2]。

    在高速或者高精度模數(shù)轉(zhuǎn)換電路設(shè)計(jì)中,為了提高轉(zhuǎn)換器的信噪比指標(biāo),要特別注意輸入時(shí)鐘的抖動(dòng),由它貢獻(xiàn)的信噪比可表示為:

    SNRtj=-20lg(2πftj)

    (3)

    式中:f為輸入模擬信號(hào)的頻率;tj為時(shí)鐘抖動(dòng)的均方根值。

    通過(guò)公式可以看出,隨著輸入信號(hào)頻率的升高,為了使信噪比保持不變就必須降低輸入采樣時(shí)鐘的抖動(dòng)。在板卡設(shè)計(jì)中,全局時(shí)鐘信號(hào)來(lái)自于ADI公司的AD9518時(shí)鐘芯片。它可以提供100fs左右的低抖動(dòng)時(shí)鐘信號(hào),保證ADC、DAC具有高信噪比。

    數(shù)模轉(zhuǎn)換器(DAC)采用ADI公司的AD9957。它內(nèi)部有直接數(shù)字合成(DDS)、正交調(diào)制、捷變上變頻器等功能模塊,可以方便地實(shí)現(xiàn)IQ信號(hào)輸出和多種調(diào)制功能。它內(nèi)部還可以配置級(jí)聯(lián)積分梳狀(CCI)濾波器、反sinc濾波器,在芯片內(nèi)部實(shí)現(xiàn)部分?jǐn)?shù)字信號(hào)調(diào)理功能,一定程度上能夠降低FPGA的處理壓力。它內(nèi)部具有高達(dá)1GHz的數(shù)模轉(zhuǎn)換器,能夠?qū)崿F(xiàn)高達(dá)400MHz的模擬信號(hào)輸出,在1kHz頻偏處,具有優(yōu)于125dBc/Hz的相位噪聲,具有優(yōu)于80dB窄帶無(wú)雜散動(dòng)態(tài)范圍(SFDR)[3]。

    高速數(shù)字接口使用K7系列FPGA內(nèi)部的GTX收發(fā)器來(lái)實(shí)現(xiàn),為了延長(zhǎng)數(shù)據(jù)的傳輸距離,GTX收發(fā)器收發(fā)信號(hào)通過(guò)光纖收發(fā)器轉(zhuǎn)換成光信號(hào)進(jìn)行傳輸。光纖收發(fā)器采用USOT23L多模雙向光纖收發(fā)器,該模塊引腳可以和CML電平引腳直連[4]。

    3 FPGA邏輯設(shè)計(jì)

    3.1 寬帶波束形成邏輯設(shè)計(jì)

    本設(shè)計(jì)采用時(shí)域?qū)拵Рㄊ纬善髂P?,其并行運(yùn)算特性特別適合在FPGA上實(shí)現(xiàn)。波束形成器分為幅度加權(quán)模塊、延時(shí)模塊、求和模塊和歸一化輸出模塊。幅度加權(quán)調(diào)用FPGA內(nèi)部乘法器實(shí)現(xiàn),求和模塊調(diào)用加法器IP和實(shí)現(xiàn),對(duì)于8通道波束形成,將數(shù)據(jù)右移3位即可實(shí)現(xiàn)歸一化除法操作。

    延時(shí)模塊分為整數(shù)部分和分?jǐn)?shù)部分,設(shè)信號(hào)x(t)的延時(shí)為td,經(jīng)過(guò)采樣周期為T(mén)的ADC之后可以表示為xd=x[(n-D)t],其中D是由整數(shù)部分I和小數(shù)部分p組成的:

    D=I+p,p∈[-0.5,0.5]

    (4)

    傅里葉變換可得:

    Xc=e-jωDX(ejω)

    (5)

    傳遞函數(shù)為:

    Hd=e-jω(I+p)

    (6)

    轉(zhuǎn)換為時(shí)域可以得到:

    hd(n)=sinc(n-I-p)

    (7)

    通過(guò)公式推導(dǎo)可知,將sinc函數(shù)平移相應(yīng)的位置之后再截?cái)喑捎邢揲L(zhǎng)度,即可得到延時(shí)模塊的傳遞函數(shù),其實(shí)質(zhì)上是一個(gè)濾波器結(jié)構(gòu),在FPGA中可以通過(guò)移位器、乘法器、累加器實(shí)現(xiàn),如圖4所示。

    對(duì)無(wú)限的sinc函數(shù)截?cái)酁橛邢薜拈L(zhǎng)度必然會(huì)帶來(lái)吉布斯效應(yīng),為了減少這一影響可以使用增加濾波器介數(shù)和優(yōu)化窗函數(shù)的方法。通過(guò)Matlab仿真驗(yàn)證,這種方式設(shè)計(jì)的分?jǐn)?shù)延時(shí)器在通帶內(nèi)具有良好的群時(shí)延特性,如圖5所示。

    3.2 軟核CPU的實(shí)現(xiàn)

    FPGA外部的ADC、DAC、時(shí)鐘分配器等芯片具有串行配置接口,在上電之后或者功能需求改變時(shí)需要進(jìn)行大量的寄存器配置工作,這部分功能若采用VHDL語(yǔ)言編寫(xiě),邏輯實(shí)現(xiàn)非常繁瑣,需要大量的調(diào)試和測(cè)試工作。為了減少邏輯開(kāi)發(fā)和測(cè)試工作量,使用開(kāi)源的8051CPU軟核來(lái)實(shí)現(xiàn)芯片初始化和功能配置。

    開(kāi)源8051CPU軟核是使用硬件邏輯語(yǔ)言實(shí)現(xiàn)的兼容8051指令的一種嵌入式處理器,它具有占用資源少,開(kāi)發(fā)測(cè)試簡(jiǎn)單的特點(diǎn),很好地彌補(bǔ)了單純用硬件語(yǔ)言開(kāi)發(fā)邏輯功能的不足[5]。開(kāi)源的軟核給使用者提供了源代碼,可以根據(jù)需要自主地修改軟核功能,添加自定義的外設(shè)。在設(shè)計(jì)中為軟核增加了SPI收發(fā)器外設(shè),如圖6所示,它由發(fā)送先進(jìn)先出(FIFO)、接收FIFO、控制/狀態(tài)寄存器、時(shí)鐘分頻器、片選寄存器一系列寄存器和2個(gè)移位寄存器組成。所有的寄存器都掛到8051內(nèi)核的地址總線上,可以通過(guò)像訪問(wèn)內(nèi)存一樣的方式訪問(wèn)各種寄存器,控制串行外設(shè)接口(SPI)收發(fā)器的工作狀態(tài)。SPI控制器還設(shè)置了中斷輸出管腳,連接到CPU的中斷處理模塊上。使用TXBufFIFO和RXBufFIFO配合中斷信號(hào)可以進(jìn)一步減輕CPU的負(fù)擔(dān)。

    4 板卡調(diào)試

    板卡FPGA掛載芯片的初始化采用內(nèi)部的8051軟核控制實(shí)現(xiàn),所以首先對(duì)SPI控制器進(jìn)行調(diào)試。硬件邏輯部分編寫(xiě)完成之后通過(guò)ISE進(jìn)行綜合,軟件部分使用KEIL開(kāi)發(fā)環(huán)境進(jìn)行C語(yǔ)言的編譯,最后生成HEX文件加載到8051軟核的只讀存儲(chǔ)器(ROM)中。使用ISE自帶的仿真工具抓取SPI對(duì)外接口的波形,如圖7所示。經(jīng)過(guò)調(diào)試SPI可以正常工作。

    配置AD9246采樣率為120Msps,將0dBm10MHz的中頻信號(hào)輸入到模擬通道進(jìn)行帶通采樣,使用ChipScope工具抓取采樣后的信號(hào),如圖8所示。將數(shù)據(jù)導(dǎo)入到Matlab中進(jìn)行傅里葉變換可以計(jì)算輸入信號(hào)的信噪比,為69.26dB。

    配置AD9957芯片DAC時(shí)鐘為300MHz,輸出10MHz的模擬信號(hào),將信號(hào)輸入到頻譜儀上,如圖9所示。

    5 結(jié)束語(yǔ)

    本信號(hào)處理板卡提供8路模擬輸入通道,2路模擬輸出通道,單片大規(guī)模FPGA可以滿足復(fù)雜的并行數(shù)據(jù)處理算法需求。FPGA內(nèi)部實(shí)現(xiàn)兼容8051的軟核CPU可以使用C語(yǔ)言來(lái)開(kāi)發(fā)控制相關(guān)的功能。經(jīng)過(guò)調(diào)試和測(cè)試,該板卡已經(jīng)成功運(yùn)用在某型通信設(shè)備中。

    [1] 賈艷紅.寬帶數(shù)字陣實(shí)時(shí)延遲技術(shù)[D].成都:電子科技大學(xué),2010.

    [2]AnalogDevicem,Inc.AD9268Datasheet[M].Norwood,Ma02062USA:AnalogDevices,Inc,2006.

    [3]AnalogDevicem,Inc.AD9957Datasheet[M].Norwood,Ma02062USA:AnalogDevices,Inc,2006.

    [4]KROUPAVF.Directdigitalfrequencysynthesizers[M].HobokenNJ:Wiley-IEEEPress,1999.

    [5] 李寧.8位CPU軟核設(shè)計(jì)與應(yīng)用研究[D].北京:北京交通大學(xué),2008.

    Design and Implementation of Signal Processing Board Based on Broadband Beamforming Technology

    XIA Yan-ze

    (The 20 Institute of China Electronic Technology Group Corporation,Xi'an 710068,China)

    This paper designs a signal processing board that uses field grammable gate array (FPGA) to realize real-time broadband beamforming.The board provides 8 high-speed analog-to-digital converter (ADC) channels,2 high speed digital-to-analog converter (DAC) channels,ADC sampling clock synchronization interface,Gigabit fiber optic data T/R interface.In this paper,the technology of digital fractional time delay filter in broadband beamforming technology is studied,and a simple and effective engineering realization method is designed.The open source 8051 soft core is realized in FPGA and peripheral chip initialization control and scheduling functions are realized by using C language,which increases the flexibility of the design.

    field programmable gate array;digital broadband beamforming;8051 intellectual property core

    2017-03-09

    TP302

    A

    CN32-1413(2017)02-0078-04

    10.16426/j.cnki.jcdzdk.2017.02.018

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