一種基于直接數(shù)字控制的Buck變換器的設(shè)計(jì)

王青　丁苑　吳天宇

摘要：本文在Z域?qū)﹂_關(guān)電源建模，考慮了電感、電容的寄生參數(shù)的影響，設(shè)計(jì)了數(shù)字補(bǔ)償器。利用FPGA對(duì)所設(shè)計(jì)的閉環(huán)數(shù)字控制系統(tǒng)進(jìn)行了驗(yàn)證。結(jié)果表明：在工作頻率為1MHz，輸入電壓2～5V時(shí)，輸出電壓約為1.2V，電壓紋波幅值約為40mV，建立時(shí)間為0.1ms。當(dāng)基準(zhǔn)電壓變化時(shí)，輸出電壓也隨之變化，響應(yīng)時(shí)間為0.05ms。

關(guān)鍵詞：開關(guān)電源；離散化；數(shù)字補(bǔ)償器；數(shù)字控制

中圖分類號(hào)：TP303+.3 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2017）04-0016-02

數(shù)字控制電源在可編程性、可重用性、縮短設(shè)計(jì)周期方面都有明顯的優(yōu)勢(shì)，因此得到了國內(nèi)外的廣泛關(guān)注，并取得了一系列的研究成果[1-3]。數(shù)字電源的控制電路通?；趕域設(shè)計(jì)一個(gè)模擬補(bǔ)償器，然后對(duì)其離散化得到數(shù)字補(bǔ)償裝置。這種技術(shù)本質(zhì)上是對(duì)模擬控制的近似，近似的過程之中誤差難以避免[4，5]。本文采用了z域內(nèi)直接進(jìn)行建模、設(shè)計(jì)補(bǔ)償器，以克服近似誤差，并且物理意義明確的，便于的分析動(dòng)態(tài)、穩(wěn)態(tài)性能。

1 Buck變換器的建模

典型的Buck變換器電路通過脈寬調(diào)制信號(hào)d（t）控制開關(guān)導(dǎo)通，d（t）的占空比決定了一個(gè)開關(guān)周期內(nèi)的導(dǎo)通時(shí)間，從而決定了輸出電壓vC（t）的大小。考慮到電感和電容的寄生電阻rL和rC，輸出電壓可以表示為：

將瞬態(tài)分量看成直流分量與交流分量以及擾動(dòng)量之和，對(duì)式（1）進(jìn)行拉普拉斯變換得到，在輸入vg（t）不含擾動(dòng)時(shí)，可以得到輸出電壓和占空比之間的s域傳遞函數(shù)。若所設(shè)計(jì)的Buck變換器輸入電壓3.3V，負(fù)載電阻33Ω，電感4.7μH，帶48mΩ寄生電阻，電容2.2μF，帶0.06Ω寄生電阻，開關(guān)頻率1MHz。則：

2 Buck變換器的直接數(shù)字控制

上面建立的Buck變換器模型是基于s域設(shè)計(jì)的，首先要將其離散化，得到z域模型以設(shè)計(jì)數(shù)字補(bǔ)償器[6]。和傳統(tǒng)的模擬控制電源一樣，在實(shí)際的數(shù)字控制電源中，通過占空比大小調(diào)節(jié)輸出電壓大小，但是由于數(shù)字電源具有離散化的特點(diǎn)，占空比的大小每經(jīng)過開關(guān)周期變化一次，相當(dāng)于占空比信號(hào)d（t）通過零階保持器在一個(gè)開關(guān)周期內(nèi)保持占空比大小不變，根據(jù)電路的工作狀況，每經(jīng)過一個(gè)開關(guān)周期改變占空比的大小，從而動(dòng)態(tài)調(diào)節(jié)輸出電壓的大小。零階保持器的傳遞函數(shù)是，其中Ts為開關(guān)周期。按照串聯(lián)零階保持器進(jìn)行z變換的方法，得到Buck變換器輸出電壓和輸入占空比之間的z域傳遞函數(shù)為：

根據(jù)以上的分析可以知道，按照直接數(shù)字補(bǔ)償?shù)霓k法可以按照系統(tǒng)性能要求設(shè)計(jì)數(shù)字補(bǔ)償器，并能夠得到系統(tǒng)誤差和動(dòng)態(tài)性能的解析解，物理意義十分明確。

3 數(shù)字電源系統(tǒng)實(shí)現(xiàn)與測(cè)試

采用FPGA輔助搭建了本設(shè)計(jì)的數(shù)字電源測(cè)試系統(tǒng)。采用脈寬控制方式，啟動(dòng)過程波形如圖2（a）所示，系統(tǒng)在0.1ms內(nèi)達(dá)到穩(wěn)定，未加軟啟動(dòng)時(shí)輸出過沖約為60%。圖2（b）是穩(wěn)定后輸出電壓，穩(wěn)態(tài)值為1.2V，電壓紋波的幅值約為40mV。圖2（c）是輸出電壓隨著基準(zhǔn)電壓變化時(shí)的波形，輸出電壓由1.2 V變?yōu)?.8 V，調(diào)節(jié)時(shí)間約為50 ms，基本無過沖量。測(cè)試結(jié)果表明，使用直接數(shù)字法所設(shè)計(jì)的數(shù)字補(bǔ)償器構(gòu)成的閉環(huán)反饋系統(tǒng)能夠取得較好的控制效果，并且系統(tǒng)能夠按照基準(zhǔn)的大小輸出相應(yīng)的電壓并保持穩(wěn)定。

參考文獻(xiàn)

[1]Kurokawa F， Maruta H， Mizoguchi T， et al. A New Digital Control DC-DC Converter with Multi-layer Neural Network Predictor[C].International Conference on Machine Learning and Applications，2009，pp：638-643.

[2]Barai M， Sengupta S， Biswas J. Dual-Mode Multiple-Band Digital Controller for High-Frequency DC-DC Converter[J].Power Electronics，2009，24（3）：752-766.

[3]Shuibao G. High performance digital controller for high- frequency low power integrated DC/DC SMPS [D]. Institute National des Sciences Appliquées de Lyon，2009.

[4]Zumel P， Fernandez C， Lazaro A， et al. Digital Compensator Design For DC-DC Converters Based On FPGA： an educational approach[C].IEEE Industrial Electronics，2006，pp：5439-5444.

[5]Tsang， C. Digitally Calibrated Analog-to-Digital Converters in Deep Sub-micron CMOS[D]. University of California at Berkeley， EECS-2008-67，2008.

[6]Zumel P， Fernandez C， Lazaro A， et al. Digital Compensator Design for DC-DC Converters Based On FPGA： An Educational Approach[C].In IEEE Industrial Electronics，2006，pp：5439-5444.