絕熱式漸次充電技術(shù)在CMOS電路中的應(yīng)用

陳夢浩　程耕國　程驊

摘 要： 隨著集成電路技術(shù)的不斷發(fā)展，功耗帶來的挑戰(zhàn)也日益突出，因此各種節(jié)能方法被不斷地提出?；谝陨纤峒暗墓膯栴}，提出一種絕熱式漸次充電技術(shù)，它能夠有效地降低CMOS電路中的能量損耗，達(dá)到節(jié)能的目的，同時(shí)還能降低電路中信號(hào)傳播時(shí)延。這種絕熱式漸次充電驅(qū)動(dòng)器是由若干電容、直流電源和相關(guān)MOSFET組成的，在這種電路中，漸次式電壓的產(chǎn)生幾乎不消耗能量。為了凸顯該技術(shù)的優(yōu)勢，將這種方法與傳統(tǒng)的變化電壓降低功耗的方法進(jìn)行比較，經(jīng)過最終的仿真對比發(fā)現(xiàn)該技術(shù)比傳統(tǒng)的變化電壓節(jié)能方法在能耗上大幅度降低，與此同時(shí)電路中信號(hào)傳播時(shí)延也相應(yīng)地得以降低。

關(guān)鍵詞： 節(jié)能； CMOS電路； 絕熱式漸次充電； 傳播時(shí)延

中圖分類號(hào)： TN433?34； TN710.2 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2017）10?0138?04

Abstract： With the development of integrated circuit technology， the challenge brought by power dissipation has become more prominent， and many power?efficient methods have been proposed. Since the situation exists， an adiabatic stepwise charging technique is put forward in this paper， which can effectively reduce power dissipation in CMOS circuit to achieve the goal of energy conservation and can also reduce time delay of signal propagation in circuit. This adiabatic stepwise charging driver is composed of some capacitors， DC power supply and related MOSFET. The stepwise voltage hardly consumes energy in this circuit. In order to highlight the advantages of the technology， this method is compared with the traditional one. The simulation results show this technology can reduce energy dissipation more than the traditional methods， and decrease the time delay of signal propagation in circuit.

Keywords： energy conservation； CMOS circuit； adiabatic stepwise charging； propagation delay

0 引 言

隨著電子技術(shù)進(jìn)入“功耗限制”時(shí)代，一種基于CMOS電路的絕熱式充電技術(shù)被用來研究功率損耗的問題[1]。對于一般的CMOS電路而言，電路中的電容在充電過程中會(huì)消耗巨大的能量。例如一個(gè)電容C在恒定電壓源VDD下充電，那么這個(gè)電容能夠儲(chǔ)存的靜態(tài)電能為[CV2DD2]，同時(shí)該電路中電阻上的功率損耗也是[CV2DD2]，這時(shí)就可通過改變電源電壓來降低功耗。然而在絕熱式充電電路中，電容C通過充電過程儲(chǔ)存靜態(tài)電能時(shí)電路中的電阻不會(huì)消耗任何能量，這就是絕熱式充電電路的優(yōu)點(diǎn)。隨著集成電路的發(fā)展趨于密集型，絕熱式充電技術(shù)的使用越來越廣泛。

為了更加有效地降低電路中的功耗，一種有別于以前的絕熱式充電技術(shù)被提了出來。在以往的絕熱式電路中，其支路上的電容必須比負(fù)載電容大得多，這是因?yàn)殡娙萜鞅仨毷且院愣妷哼M(jìn)行充電或者放電過程，因此電路中動(dòng)態(tài)損耗就會(huì)增加。該絕熱式充電技術(shù)結(jié)合了漸次充電電壓產(chǎn)生電路，通過利用平衡電容器來達(dá)到平衡節(jié)點(diǎn)電壓的目的。為了達(dá)到這個(gè)目的，有必要在改變電容器兩端初始電壓之前去檢測絕熱式漸次充電電路的穩(wěn)定性。

1 功率損耗分析和變化電壓節(jié)能法

在CMOS電路中的功率損耗主要包括動(dòng)態(tài)能量損耗，靜態(tài)能量損耗和短路電流損耗等，這些功耗在CMOS電路中的分布如圖1所示[2]。

在實(shí)際生產(chǎn)工作中，有許多方法可以解決電路中的高功耗問題，通過調(diào)節(jié)電路中的電源電壓是最為普遍的方法，因?yàn)檫@種方法在降低功耗方面也是最簡單方便的。通過改變電路中的供電電壓VDD來降低功耗是可行的，因?yàn)楫?dāng)電源電壓下降VDD時(shí)，負(fù)載電容節(jié)點(diǎn)處在充放電的時(shí)候損耗的能量會(huì)降低。但是有時(shí)降低電源電壓的方法卻不能起到降低功耗的作用，相反隨著電源電壓VDD不斷下降，導(dǎo)致CMOS器件的泄漏電流呈指數(shù)增長，信號(hào)傳播時(shí)延也會(huì)增加，最終也會(huì)導(dǎo)致電路中的總功耗急劇的升高。

2 絕熱式漸次充電技術(shù)

為了滿足嚴(yán)格地降低電路功耗的要求以及要使之適用于各種場合，因此絕熱式漸次充電技術(shù)應(yīng)運(yùn)而生。這個(gè)電路中支路上的電容與負(fù)載電容的電容量相近，這就會(huì)使CMOS電路中的動(dòng)態(tài)損耗在一定程度降低。同時(shí)，該電路中的電壓振幅并沒有被降低，從而使電路中的所有器件都能夠正常的運(yùn)行。因?yàn)榫哂猩鲜鰞?yōu)點(diǎn)，絕熱式漸次充電技術(shù)能得以應(yīng)用，且較多地應(yīng)用在供電電壓不可商量的連接上。例如：CMOS部分的接口供電電壓一般為3.3 V或者5 V，驅(qū)動(dòng)CCD和LCD器件所需要的電壓達(dá)到12 V，控制MEMS傳感器和執(zhí)行器的所需要的電壓高達(dá)數(shù)百伏，因此該技術(shù)能夠在實(shí)際中廣泛應(yīng)用[4]。

CMOS電路中的漸次充電電壓產(chǎn)生器示意圖如圖2所示，它是由若干個(gè)開關(guān)、直流電源以及兩端電壓在0～VDD之間單調(diào)性變化的負(fù)載電容CL連接而成的。

通常來說，在運(yùn)用了漸次充電技術(shù)的CMOS電路中，其功耗的大小和電路中開關(guān)的數(shù)量有關(guān)，具體電路如圖3所示。假設(shè)現(xiàn)在有電容CT，它比負(fù)載電容CL要小很多，并且電路中的每個(gè)開關(guān)都能夠閉合足夠多的時(shí)間去完成充電過程。這樣電路中的槽電壓在經(jīng)過一定時(shí)間就會(huì)自動(dòng)地上升到理論的電壓值。也就是說，漸次充電技術(shù)是通過應(yīng)用一種數(shù)字控制信號(hào)將輸出轉(zhuǎn)換到理想的數(shù)值[5]。當(dāng)然漸次充電技術(shù)也有它的局限性，因?yàn)檫@個(gè)電路中的MOSFET其實(shí)就相當(dāng)于一個(gè)開關(guān)，這個(gè)開關(guān)在使用時(shí)會(huì)有一定的限制，那就是MOSFET導(dǎo)通必須滿足其輸入電壓要大于它的閾值電壓[6]。

3 仿真驗(yàn)證

通過在絕熱式漸次充電電路進(jìn)行實(shí)驗(yàn)操作和Matlab仿真，得到了相應(yīng)的仿真結(jié)果圖。為了準(zhǔn)確地驗(yàn)證相關(guān)結(jié)論和技術(shù)的準(zhǔn)確性和創(chuàng)新性，在這里設(shè)立漸次充電支路中的開關(guān)個(gè)數(shù)為5個(gè)，負(fù)載電容CL為10 μF，其他的電容為0.1 μF，電源電壓VDD為2 V，其具體的實(shí)驗(yàn)電路如圖4所示。

假如該電路中所有的MOSFET都是導(dǎo)通的，并且電路中的元器件也正常運(yùn)行，那么負(fù)載電容在充電過程中的兩端最高電壓是2 V。圖5是負(fù)載電容CL兩端。電壓隨時(shí)間變化的趨勢圖。因?yàn)闈u次充電電路支路中的開關(guān)的個(gè)數(shù)是5個(gè)，所以負(fù)載電容CL兩端電壓的上升階段就可以分為5個(gè)階段，故該負(fù)載電容兩端電壓的上升趨勢滿足了漸次式充電的相關(guān)特性，即電壓逐步上升的特性[7]。通過觀察會(huì)發(fā)現(xiàn)每個(gè)階段電壓的增加量幾乎是相等的，并且每一階段經(jīng)歷的時(shí)間也是相等的。伴隨著負(fù)載電容充電時(shí)間的不斷延長，電容的充電過程也更加迅速[8]。通過分析可以得到的結(jié)論是當(dāng)電路中的開關(guān)全部處于閉合狀態(tài)時(shí)，負(fù)載電容CL兩端的電壓Uc是呈階梯式漸次上升的。因此可以知道如果把電路中支路上的開關(guān)依次關(guān)掉，那么負(fù)載電容CL兩端的電壓必然會(huì)從2 V逐步降到0 。

上述仿真圖中列出的是電源電壓分別為0.4 V，0.8 V，1.2 V，1.6 V，2.0 V時(shí)電路總的功耗以及電路中信號(hào)傳播時(shí)延的變化情況。從該圖中可以看出隨著電壓的逐漸上升，電路中總功耗就會(huì)不斷的增加，但是電源電壓處于0.4 V處的功耗卻比處于0.8 V處的功耗更大，這是因?yàn)楫?dāng)CMOS電路中電壓低時(shí)會(huì)導(dǎo)致電路中的泄漏電流急劇的增加，這樣就會(huì)導(dǎo)致靜態(tài)損耗升高，繼而使電路中的總功耗變大，因此在CMOS電路中一定要避免電源電壓過低。同時(shí)，在變化電壓降低功耗的方法中，隨著電壓的逐步升高，電路中的信號(hào)傳播時(shí)延也會(huì)不斷降低，從而使電路中信號(hào)傳播也更快一些。表1是利用變化電壓的方法在不同電壓下所對應(yīng)的電路總功耗以及信號(hào)傳播時(shí)延。

從圖7可以看出，其功耗和傳播時(shí)延隨電壓變化趨勢和變化電源電壓方法得到的仿真圖走勢有些相似，只是利用絕熱式漸次充電技術(shù)時(shí)電路中的總功耗會(huì)更低一些，并且該電路中的信號(hào)傳播時(shí)延和變化電壓得到的信號(hào)傳播時(shí)延也不相同。表2是利用絕熱式漸次充電的方法在不同供電電壓下所對應(yīng)的電路總功耗以及信號(hào)傳播時(shí)延。實(shí)際上這個(gè)電路中主要的功耗是集中在負(fù)載電容CL上，而其他支路上的損耗是可以忽略不計(jì)的。通過相關(guān)圖表對比可知，在相同供電電壓下，使用漸次充電技術(shù)時(shí)電路總的功耗相較一般的CMOS電路的總功耗有大幅度的下降，并且電路中信號(hào)傳播時(shí)延也在一定程度上降低。因?yàn)樵谠搶?shí)驗(yàn)電路的漸次充電電路上有5個(gè)開關(guān)，根據(jù)相關(guān)公式和仿真圖可以知道該電路的理論總功耗與實(shí)驗(yàn)仿真得出的電路總功耗是很相近的，這也很好地驗(yàn)證了絕熱式漸次充電技術(shù)的優(yōu)勢和特點(diǎn)。除此以外利用絕熱式漸次充電驅(qū)動(dòng)器的另一個(gè)優(yōu)勢是可以讓接入該電路中的元器件以更低的工作頻率運(yùn)行，這樣就可以使該電路中的元器件在工作時(shí)的功耗更低，從而達(dá)到節(jié)能的目的。

4 結(jié) 論

通過相關(guān)的實(shí)驗(yàn)數(shù)據(jù)和仿真結(jié)果圖可以看出，絕熱式漸次充電技術(shù)在降低電路中的功耗以及提高電路中信號(hào)的傳播速度有著不錯(cuò)的效果，與變化電壓降低功耗方法比較，它有著巨大的優(yōu)勢。因此在集成電路發(fā)展日趨密集化的背景下，絕熱式漸次充電技術(shù)有巨大的發(fā)揮空間，必然能在一定程度上解決CMOS電路中出現(xiàn)的功耗問題。

參考文獻(xiàn)

[1] HANCHATE N， RANGANATHAN N. LECTOR： a technique for leakage eduction in CMOS circuits [J]. IEEE transactions on very large scale integration systems， 2004， 12（2）： 196?200.

[2] 張興，杜剛，王源，等.超低功耗集成電路[J]，中國科學(xué)：信息科學(xué)，2012，42（12）：1544?1558.

[3] KANG S M， LEBLEBICI Y. CMOS digital integrated circuits analysis and design [M]. New Delhi： Tata McGraw?Hill， 2003.

[4] ROY K， PRASAD S C. Low?power CMOS VLSI circuit design [M]. New York： Wiley， 2000.

[5] SHARMA Vijay Kumar， PATTANAIK Manisha. VLSI scaling methods and low power CMOS buffer circuit [J]. Journal of semiconductors， 2013， 34（9）： 20?22.

[6] DHILLON Y S， DIRIL A U， CHATTERJEE A， et al. Analysis and optimization of nanometer CMOS circuits for soft?error tolerance [J]. IEEE transactions on very large scale integration systems， 2006， 14（5）： 514?519.

[7] CHEN S H， LIN Y L， CHAO C T. Power?up sequence control for MTCMOS designs [J]. IEEE transactions on very large scale integrate （VLSI） systems， 2012， 30： 1?11.

[8] YUAN Z， NAINANI A， KUMAR A. InGaSb： single channel solution for realizing III? VCMOS [C]// Proceedings of VCMOS Symposium. Honolulu： [s.n.]， 2012， 6： 184?185.