PLLFS快速鎖定方法的研究與設計

趙 雯，尹軍艦，趙瀟騰，李仲茂

（中國科學院微電子研究所 北京 100029）

PLLFS快速鎖定方法的研究與設計

趙 雯，尹軍艦，趙瀟騰，李仲茂

（中國科學院微電子研究所 北京 100029）

在跳頻通信中，鎖相環(huán)頻率合成器（PLLFS）需要在極短的時間內完成頻率切換，為此本文分析了典型PLLFS頻率鎖定時的暫態(tài)響應全過程，并提出了一種加速鎖定的新環(huán)路濾波結構，該結構利用開關二極管的單向導通特性，在頻率跳變時加快非線性響應速度，而且不影響頻率穩(wěn)定后的頻譜純度。仿真結果顯示，典型濾波結構的鎖定時間為219.3 μs，而該濾波結構的鎖定時間只有52 μs，極大的加速了PLLFS的頻率切換。

頻率合成器；鎖相環(huán)；鎖定時間；非線性響應；開關二極管

鎖相環(huán)頻率合成器（PLLFS）輸出的信號不僅具有如晶體振蕩器般準確且穩(wěn)定的頻譜質量，而且能在很寬的頻率范圍內實現(xiàn)快速的數(shù)字編程控制，是現(xiàn)代無線通信系統(tǒng)中重要的功能器件。隨著跳頻通信、雷達探測等應用技術的發(fā)展，系統(tǒng)的頻率切換時間（也稱跳頻時間）越來越嚴苛，比如GSM系統(tǒng)中是577 μs[1]，GPRS通信標準規(guī)定的是200 μs，而4G移動通信TD-LTE標準中縮短到了20 μs[2]，這需要設計人員采取各種手段加快鎖相環(huán)的跳頻速度。

但是PLLFS的跳頻時間與其輸出頻率的信道帶寬、穩(wěn)定度、相位噪聲和雜散等性能指標相互制約[3-4]，又與系統(tǒng)內諸多參數(shù)息息相關，我們必須在清楚鎖相環(huán)的瞬時響應過程后，才能研究出合理加速鎖定的方法。為此本文首先分析了具備電流型電荷泵、無源環(huán)路濾波器以及分數(shù)分頻結構的寬帶鎖相環(huán)頻率綜合器在跳頻時輸出信號的瞬時響應全過程，這類PLLFS采用了當前應用最為廣泛的設計方案，其暫態(tài)響應典型代表了鎖相環(huán)的頻率切換過程，為設計加速鎖定提供了扎實的理論依據(jù)。根據(jù)鎖相環(huán)跳頻過程中四個不同時段的瞬時響應特性，著重探討了影響鎖定速度的因素，重新歸納了加速鎖定的方法，最后在第4節(jié)提出了一種減小鎖定時間的新思路，并給出了結構原理圖以及仿真驗證結果。

1 PLLFS暫態(tài)響應全過程分析

PLLFS的頻率鎖定經(jīng)歷一個逐漸穩(wěn)定的過程，圖1顯示了典型的時域響應波形，為了便于分析，將這一暫態(tài)響應全過程分解為4個不同的時段。

圖1 PLLFS頻率跳變下的暫態(tài)響應波形

1.1 第一階段T1（0-t1）：

數(shù)字粗調階段，也稱VCO頻段選擇階段

通常鎖相環(huán)集成芯片里的壓控振蕩器（VCO）分為了多個子頻帶[5]，各子頻帶VCO的調諧增益和交疊比例基本相同，如圖2所示，如此設計既保證了高質量的輸出頻率，又展寬了輸出頻率范圍，但是系統(tǒng)選擇VCO頻段較為繁瑣，耗時較長[6]。

圖2 VCO子頻帶結構及其電壓與頻率的關系

頻率跳變以系統(tǒng)數(shù)字邏輯控制改變鎖相環(huán)分頻比為起始時刻，同時VCO的調諧端與環(huán)路濾波器的輸出斷開并連接到系統(tǒng)內部的數(shù)字頻段選擇控制端，根據(jù)跳變的目標頻率自動選擇出邏輯正確的VCO及其子頻段，然后鎖相環(huán)路正常連接進行后面的動作。第一階段結束時，VCO被數(shù)字粗調到所需頻率子頻段中心頻率附近，調諧端電壓正比于輸出頻率。

在VCO頻段選擇階段，數(shù)字選擇邏輯以鑒相頻率作為時鐘，一般需要數(shù)十個PFD周期完成頻段選擇，數(shù)字時鐘不能過高（一般為幾百kHz），保證給正確選擇頻段提供足夠的時間。

1.2 第二階段T2（t1-t2）:非線性響應階段

數(shù)字粗調完成后，VCO與環(huán)路濾波器聯(lián)通，鎖相環(huán)進入正常的鎖定過程。由于環(huán)路的反饋鑒相特性，動態(tài)鎖定是一個非線性的復雜過程，鎖定過程分為非線性和線性兩個階段[7]，在圖1中以時刻t2為分界。開始時目標頻率和VCO子頻段輸出頻率相差比較大，鎖相環(huán)非線性響應，頻差在環(huán)路的反饋調諧作用下逐漸減小，進入鎖定頻率范圍內鎖相環(huán)的各模塊就可用線性s域模型近似表達，鎖相環(huán)開始線性響應。鎖相環(huán)的非線性響應階段并非一定存在，當數(shù)字粗調階段后VCO的輸出頻率已在目標頻率的鎖定范圍內，并且環(huán)路參數(shù)設置在合理范圍內時，鎖相環(huán)就直接進入了線性響應階段。

在時域內，非線性階段的響應時間可近似由“響應速度（Skew Rate）”確定，其表達式[8]為：

其中ICP是電荷泵電流，KVCO是VCO的調諧增益，C為環(huán)路濾波器的所有電容和。若鎖相環(huán)的響應速度跟不上系統(tǒng)的鑒相速度，那么這段非線性響應時間一定不能忽略[9]，因此，也就是時，系統(tǒng)的暫態(tài)響應中必須要考慮非線性響應階段?？梢姰敓o法改動VCO的調諧增益時，非線性響應時間和鑒相頻率、電荷泵電流以及環(huán)路濾波器的參數(shù)密切相關。

1.3 第三階段T3（t2-t3）：線性響應階段

鎖相環(huán)進入線性響應階段后，其鑒頻鑒相器（PFD）、低通濾波器（LPF）和壓控振蕩器（VCO）等模塊可近似用相位在s域的數(shù)學模型表示，如圖3所示，根據(jù)此模型推導出系統(tǒng)的傳輸函數(shù)，也就是PLL的閉環(huán)傳遞函數(shù)為：

圖3 鎖相環(huán)的線性s域相位模型

經(jīng)過拉普拉斯逆變換，將系統(tǒng)H（s）的頻域響應變換到時域響應，從而得到PLL輸出頻率的瞬時響應：

其中，ωn是鎖相環(huán)的固有頻率，與環(huán)路濾波器的帶寬BW正相關；ζ是系統(tǒng)的阻尼因子，環(huán)路穩(wěn)定時必有0＜ζ＜1[10]。由此可知，PLL輸出頻率的線性響應是一個衰減振蕩的過程，按t負指數(shù)衰減，按-ζωnt頻率為的正余弦函數(shù)振蕩，如圖4所示。

令fε為輸出頻率fo的精度，表示系統(tǒng)達到頻率（fo±fε）即視為鎖定，可反解出頻率從f2鎖定到fo經(jīng)歷的時間[11]：

圖4 鎖相環(huán)輸出信號的瞬時線性響應波形

1.4 第四階段T4（t3之后）：鎖定跟蹤階段

按鎖相環(huán)頻率綜合器的跳頻指標，輸出頻率達到fo±fε的t3時刻即視為鎖定，但此時鎖相環(huán)實際是未達到真正的穩(wěn)定狀態(tài)，對于嚴苛的系統(tǒng)指標來說，我們有必要考慮這段時間內的相位誤差以及與之對應的輸出信號頻差，明確跳頻系統(tǒng)的鎖定性能。

由2.3的分析可知，fout（t3）=fo±fε，fout（t→∞）=fo，我們假設 t3時鎖相環(huán)的輸入頻差為 finε（t3）=±fε·ε（t3）/N，ε（t3）是單位階躍信號，對應的s域輸入相位為，并且在鎖定跟蹤階段2πfε＜＜BW環(huán)路帶寬），因此這段時間內無源環(huán)路濾波器的傳遞函數(shù)F（s）≈A，A表示LPF的直流增益或衰減。

輸出相位誤差為：

同樣經(jīng)過拉普拉斯逆變換求解出接近鎖定時相位誤差的瞬時響應：

對應的瞬時頻差為：

綜合以上分析，我們得到了PLLFS輸出頻率跳變過程中的的全部暫態(tài)響應：

對應的鎖定時間為：

其中，M為VCO頻段選擇所需的PFD周期數(shù)，f1近似為VCO某子頻段的中心頻率，|fo-f2|是PLL的鎖定范圍（也稱快捕帶），在電荷泵結構中近似為

通過式（9）可以看出，PLLFS的跳頻速度在數(shù)字粗調階段由鑒相頻率控制，在非線性響應階段主要取決于頻差（f2-f1）、環(huán)路濾波器的總電容和電荷泵電流，在線性響應階段與系統(tǒng)的固有頻率ωn、阻尼因子ζ以及輸出頻率精度成反比。根據(jù)這些影響鎖定時間的系統(tǒng)參數(shù)，人們采取了許多方法來加速鎖定，所以在下一節(jié)，針對這3個不同的響應階段，歸納了當前普遍采用的減小鎖定時間的方法。

2 減小PLLFS鎖定時間的方法

2.1 提高數(shù)字粗調速度的方法

2.1.1 提高鑒相頻率

加快VCO頻率選擇速度可以減小響應時間，但鑒相頻率（即芯片的工作時鐘）與數(shù)字邏輯的采樣率以及鎖相環(huán)路的整體性能密切相關，提高的頻率十分有限。

2.1.2 預置調諧電壓

變系統(tǒng)自動選擇邏輯為直接預置，在控制分頻數(shù)N跳變的同時，預先求得目標頻率對應的VCO子頻段及其調諧電壓，如圖5所示，從而減小環(huán)路循環(huán)的過程，加快鎖定[13]。

圖5 預置調諧電壓的鎖相環(huán)結構

2.2 提高非線性響應速度的方法

2.2.1 加大電荷泵電流

由式（1）可知，增大電荷泵電流可加快非線性時段的響應速度，但是單純的加大電荷泵電流會改變鎖相環(huán)路的帶寬，極易引起VCO調諧端的電壓抖動，增加輸出頻率的相位噪聲和雜散[14]。因此實際應用中一般采用雙電荷泵環(huán)路結構，如圖6所示，環(huán)路失鎖時開關閉合，大電流電荷泵接入系統(tǒng)環(huán)路，同時環(huán)路帶寬增加，鎖相環(huán)快速鎖定，當輸出頻率穩(wěn)定后，開關斷開，環(huán)路電荷泵電流減小，帶寬變窄，使PLLFS的頻譜純度滿足系統(tǒng)要求[10]。

圖6 增大電荷泵電流的電路設計方案

2.2.2 減小環(huán)路濾波器電容

為了保證PLL閉環(huán)控制系統(tǒng)的穩(wěn)定性，無源環(huán)路濾波器的階數(shù)、環(huán)路帶寬、相位裕度和零極點都有嚴格的限定[15]，受此約束，圖7中的二階或三階無源LPF的電容參數(shù)總是有C1＞＞C2，C1＞＞C3，所以這類環(huán)路濾波器的總電容C≈C1，在設計LPF時盡量減少電容值C1有利于提高系統(tǒng)的非線性響應速度。特別的，圖8的仿真結果說明，鎖相環(huán)在保持環(huán)路帶寬（BW）基本不變的前提下（如表1所示），電容C1越小，系統(tǒng)的瞬時響應速度越快，鎖定時間越短。

圖7 二階和三階環(huán)路濾波器的結構示意圖

表1 環(huán)路參數(shù)對比

仿真時鎖相環(huán)路的其他參數(shù)固定如下：Fref=25.6 MHz，ICP=2.5 mA，KVCO=40 MHz/V，N=93+111/ 128，R1=85 Ohm，C2=10 nF，C3=500 pF，R3=300 Ohm, Pole2=1.12 MHz。

圖8 不同 時的瞬時仿真波形

2.3 提高線性響應速度的方法

2.3.1 采用分數(shù)分頻

受鎖相環(huán)系統(tǒng)穩(wěn)定性的約束，環(huán)路帶寬應小于鑒相頻率的1/10，而在分數(shù)分頻PLL中，根據(jù)等式fout=N·fPFD，N為分數(shù)，則輸出頻率的分辨率 （信道寬度）不再等于鑒相頻率，也就是說環(huán)路帶寬不再受到輸出頻率分辨率的限制，可以成倍提高鑒相頻率以加大環(huán)路帶寬，減小鎖定時間。

2.3.2 動態(tài)環(huán)路帶寬

環(huán)路帶寬越大，頻率鎖定速度越快，但鎖相環(huán)的參考雜散和相位噪聲也急劇惡化，因此實際應用中不能單獨增加帶寬來縮短鎖定時間，而是采用動態(tài)變換的方式，增大環(huán)路帶寬以加快鎖定速度；在頻率鎖定時，減小環(huán)路帶寬，來保證輸出的頻譜質量。通常在增大帶寬的同時再增大電荷泵電流，進一步加快鎖定。

3 一種加速非線性響應的新思路

3.1 設計原理

根據(jù)1.3以及2.2.2的分析，在非線性響應階段，跳頻速度與系統(tǒng)環(huán)路帶寬（BW）并不直接相關，并且式（1）可以近似為：，在不改變系統(tǒng)其它參數(shù)的情況下，與成反比。類比于動態(tài)環(huán)路帶寬的設計思想，我們希望在跳頻過程中的非線性響應階段較小以加速鎖定，響應結束后又較大以保證鎖相環(huán)的高性能指標，據(jù)此思路設計的原理結構如圖9所示。

圖9 加速鎖定結構設計

圖9中給三階環(huán)路濾波器的電容C1串聯(lián)了一個小電容Cp（Cp＜＜C1），使總電容，由C=Q/U并且電容串聯(lián)時電荷量相等可知端電壓UP＞＞U1，但是Cp又與一對開關二極管并聯(lián)，當Cp兩端電壓充電或放電到使其中一個二極管正向導通時就被鉗位，相當于Cp被旁路。因此當頻率跳變時，若目標頻率比原頻率高則電荷泵電流IUP有效，LPF內的電容開始充電，電容Cp起主要作用，鎖相環(huán)的非線性響應速度加快，根據(jù)可知電容Cp兩端的電壓迅速增大使一個二極管導通，這時電容Cp失效而電容C1繼續(xù)充電，環(huán)路濾波器恢復原有結構，鎖相環(huán)繼續(xù)后面的瞬時響應。同理，若目標頻率比原頻率低則電荷泵電流IDN有效，LPF內的電容開始放電，仍然是Cp先起主要作用加速非線性響應，當另一個二極管導通時Cp失效而端電壓不變，電容C1繼續(xù)放電進行后面的響應。

3.2 軟件模擬與仿真結果

下面給出利用該加速非線性響應技術設計的鎖相環(huán)仿真驗證結果。PLLFS的系統(tǒng)結構如圖10所示，模擬PLL芯片ADF4351的參數(shù)特征，參考頻率Fref=25.6 MHz，電荷泵電流ICP=2.5 mA，調諧增益KVCO=40 MHz/V，不考慮VCO的頻段選擇，輸出頻率從2380.8 MHz跳變到2403 MHz。選用三階無源環(huán)路濾波器，電容Cp被旁路時的環(huán)路帶寬為15.2 kHz，相位裕度為52.7 deg，C1=300 nF，CP=5 nF，開關二極管的SPICE模型按BAV99LT1G芯片的參數(shù)設置。

圖10 基于ADF4351的加速鎖定結構原理圖

對典型濾波結構和新濾波結構的鎖相環(huán)路分別進行瞬時特性仿真，輸出頻率的瞬時響應曲線如圖11所示，典型濾波結構的鎖定時間為219.3 μs，而新濾波結構的鎖定時間只有52 μs，比典型結構減少了167.3 μs，仿真結果說明了這種新的環(huán)路濾波結構能最大程度的加快PLL的非線性響應速度，明顯減小了鎖定時間。

圖11 ADS瞬時仿真驗證結果

4 結束語

通過研究典型的鎖相環(huán)頻率合成器在頻率跳變時的4個瞬時響應階段，得到了鎖定時間與系統(tǒng)各參數(shù)的制約關系，并以此為根據(jù)歸納了加速鎖定的設計方法。為降低鎖相環(huán)在非線性響應階段的時間，給出了動態(tài)改變系統(tǒng)參數(shù)的濾波結構，只在無源環(huán)路濾波器中增添一個小電容和一對開關二極管，就得到了媲美動態(tài)環(huán)路帶寬方法的快速鎖定效果，極大的簡化了設計復雜度，又沒有額外的增加系統(tǒng)功耗，輸出頻率的信道帶寬、穩(wěn)定度、相位噪聲和雜散等性能指標均不受影響。ADS的仿真結果驗證，新環(huán)路濾波結構能最大程度的加快鎖相環(huán)的非線性響應速度，有效的減小鎖定時間。這種加速非線性響應的新思路填補了PLLFS快鎖模式的設計空白，為進一步提升跳頻通信的性能提供了可行方案。

[1]王志勤，魏然，王小云.全球移動通信系統(tǒng)（GSM）的技術及發(fā)展[J].電信科學，1996（4）:9-18.

[2]黃武.一種TD-LTE綜測儀中跳頻合成器的設計[J].電子設計工程，2014（22）:171-173.

[3]Banerjee B.PLL Performance，simulation，and Design.3rd Edirion[C].15th IEEE International Conference on 3rd Edition.Aug.2012，35（21）: 802-805.

[4]遠坂俊昭.鎖相環(huán)電路設計與應用[M].北京:科學出版社，2006.

[5]徐野.基于鎖相環(huán)的快速跳頻源的設計[D].沈陽：沈陽工業(yè)大學，2015.

[6]尹雪曼.寬帶鎖相式頻率合成器快速鎖定模式研究[D].上海：復旦大學，2008.

[7]Rhee W，Multi-bit delta-sigma modulation techniqueforfractional-N frequencysynthesizers[D].Ph.D，University of Illinois，Urbana-Champaign，2001.

[8]Rui He，Jun Li.Transient analysis of nonlinear settling behaviorin charge-pump phase-locked loop design[C].International Symposium on Circuits and Systems（ISCAS），2009:469-472.

[9]V.Manassewitsch，F(xiàn)requency Synthesizers，Theory and Design[M].New York:JohnWiley&Sons，1987.

[10]Dean Banerjee.PLL Performance，Simulation and Design，4th Edition[M].National Semiconductor Corporation，2006.

[11]陳敏華，李江夏，時翔，等.基于鎖定時間分析的鎖相環(huán)頻率合成器 [J].微波學報，2012，28（1）: 57-61.

[12]Shu K，Sanchez-Sinencio E.CMOS PLL Synthesizers:Analysisand Design[M].New York:Springer，2005.

[13]Kuang X F，Wu N J.A fast-settling PLL frequency synthesizer with direct frequency presetting[C]// IEEE International Solid-State Circuits Conference，2006:741-750.

[14]Hanumolu P K，Brownlee M，and Moon Un-Ku. Analysis of charge-pump phase-lock loops[J]// IEEE Trans.on Circuits and Systems I，2004，51（9）:1665-1674.

[15]簡科軍，馬成炎，龔敏，等.采用快速鎖定技術的Σ-ΔFractional-N PLL行為仿真 [J].電子器件，2007（5）:1704-1707.

Analysis and design of fast-lock methods for PLLFS

ZHAO Wen，YIN Jun-jian，ZHAO Xiao-teng，LI Zhong-mao
（Institute of Microelectronics of Chinese Academy of Sciences，Beijing 100029，China）

Infrequency-hopping communication，the frequency-switchingprocess of Phase-locked loop frequency synthesizer （PLLFS）needs to be completed in a very short time.Based on this situation，this papercomprehensively analyses the whole transient response of typical PLLFS and designs a newloop filter structureto speed up locking.By using the unidirection continuity of the switching diode，the improved structurespeeds up frequency hopping but does not affect the output spectrum purity.The ADS simulation results show that the locking-time oftypical structure is 219.3 μs，but the improved structure is only 52 and it greatly accelerates PLLFS frequency-switching.

frequencysynthesizer；phase-locked loop；locking-time；nonlinear response；switching diode

TN99

A

1674-6236（2017）09-0162-05

2016-03-27稿件編號：201603356

趙 雯（1989—），女，遼寧撫順人，碩士研究生。研究方向：無線通訊射頻微波模塊研制。