基于AOCV的低功耗標(biāo)準(zhǔn)單元設(shè)計

張振鵬，張立軍，鄭堅斌，于 躍，索 超，李有忠（.蘇州大學(xué) 江蘇 蘇州5000；.蘇州兆芯半導(dǎo)體科技有限公司 江蘇 蘇州5000）

基于AOCV的低功耗標(biāo)準(zhǔn)單元設(shè)計

張振鵬1，張立軍1，鄭堅斌2，于 躍2，索 超2，李有忠1
（1.蘇州大學(xué) 江蘇 蘇州215000；2.蘇州兆芯半導(dǎo)體科技有限公司 江蘇 蘇州215000）

近年來，物聯(lián)網(wǎng)和移動互聯(lián)網(wǎng)為代表的應(yīng)用芯片提出了越來越高的功耗要求。降低工作電壓是降低功耗的有效方法，但是隨著電壓的降低，電路的性能也會急劇下降。針對這一問題，本文運用AOCV的時序分析方法，使得電路設(shè)計在保證性能的基礎(chǔ)上，最大程度地降低工作電壓。在先進(jìn)工藝下，運用AOCV方法能夠使得工作電壓由1.05 V降為1 V左右，在典型工藝角下的功耗得到了有效降低，同時保證了電路的速度和時序要求。

低功耗；工藝偏差；AOCV；時序裕量；PrimeTime；標(biāo)準(zhǔn)單元

隨著工藝的不斷進(jìn)步，CMOS集成電路的特征尺寸不斷縮小，工藝制造難度不斷提高，我們對靜態(tài)時序分析的要求也越來越高。傳統(tǒng)的分析方法如BC-WC[1]，OCV[2]已經(jīng)無法滿足我們的需求，工藝制造帶來的工藝偏差[3]（process variation）導(dǎo)致電路時序評估過度悲觀，從而影響電路的整體性能。與傳統(tǒng)的時序分析方法相比，AOCV方法更加精準(zhǔn)合理。

在電路設(shè)計中，降低功耗的方法有很多種，比如襯底偏置[4]、電源門控[5]、時鐘門控[6]、多閾值電壓[7]、門級功率優(yōu)化[8]等等。由于功耗與工作電壓幾乎成平方關(guān)系，降低工作電壓是降低功耗較為有效的方法，但是隨著工作電壓的降低，標(biāo)準(zhǔn)單元的時序和速度會越來越差。如何能夠在滿足標(biāo)準(zhǔn)單元時序和速度的前提下，最大程度地降低工作電壓是急需解決的問題。基于此，文中在設(shè)計運用標(biāo)準(zhǔn)單元庫的過程中，運用AOCV的時序分析方法，減少時間裕量，使得標(biāo)準(zhǔn)單元庫在滿足時序和速度的要求下降低工作電壓，從而達(dá)到降低功耗的目的。

1 AOCV分析

芯片在加工和實際工作環(huán)境中，不同路徑可能存在少許差異，我們將這種差異分別看作min和max狀況。OCV模式通過設(shè)置全局derate值，采用同一derate值，增加悲觀度，在先進(jìn)工藝下可能會導(dǎo)致時序不收斂的問題[9]。在AOCV模式中，我們將通過對單元在不同邏輯深度仿真，以及基于前后級在物理硅片上的不同距離得到一個更加精確的derate值來進(jìn)行時序分析，而不是傳統(tǒng)粗放式的統(tǒng)一的derate。使用AOCV可以使得時序違例的發(fā)生和過度設(shè)計的余量減少，做到節(jié)省芯片面積和功耗。

文中基于28 nm標(biāo)準(zhǔn)單元庫進(jìn)行AOCV分析。這套庫包含1 600多顆單元，單元高度為7軌，是一套面積較小的單元庫。文中選取Inverter（反相器）和NAND2（兩輸入與非門）這兩個典型單元進(jìn)行AOCV分析，這里以反相器為例說明分析過程。為了得到更為貼近實際情況的數(shù)值，我們在Laker軟件中進(jìn)行測量電路的版圖繪制，抽取后仿電路，以此為基礎(chǔ)進(jìn)行AOCV分析。為了減小 WPE（Well Proximity Effect）[10]、DSE （Diffusion Space Effect）[11]、PSE（Poly Space Effect）等版圖二級效應(yīng)的影響，我們將50級反相器串聯(lián)，置于filler單元的包圍環(huán)境之中，使得版圖的寄生參數(shù)更加貼近實際情況，后仿真也更加準(zhǔn)確。

經(jīng)過一系列DRC、LVS、XRC等版圖工作之后，我們可以得到反相器鏈的后仿網(wǎng)表。在TT（1V 85℃）端角下，運用Hspice軟件對反相器鏈的后仿網(wǎng)表做3 000次monte carlo仿真[12]，再利用.measure語句測量輸入電平翻轉(zhuǎn)點到每一級反相器輸出電平翻轉(zhuǎn)點的延時。因此，每一級反相器的輸出延時數(shù)據(jù)組包含3 000個數(shù)據(jù)，根據(jù)統(tǒng)計學(xué)原理，這3 000個數(shù)據(jù)呈正態(tài)分布[13]，如圖1所示即為50級反相器的延時分布圖，由此計算出每一級反相器的輸出延時的均值（mean）和方差（?）。

圖1 Monte Carlo分布圖

根據(jù)公式（1），我們可以計算出1～50級每一級反相器延時的derate值。

表1 INV derate table

根據(jù)表1的數(shù)據(jù)作出散點圖，如圖2和圖3所示。從圖中我們可以發(fā)現(xiàn)，隨著級數(shù)的增加，early derate 和late derate的值都是單調(diào)收斂的，且趨向于1。因此，AOCV分析可以解決OCV分析所帶來的時序收斂問題[14]。此外，我們還可以發(fā)現(xiàn)，隨著級數(shù)的增加，derate值的變化趨緩，所以本文計算了50級AOCV derate，可以達(dá)到預(yù)期的設(shè)計精度。而對于與非門而言，固定一輸入端為高電平，變化另一輸入端，同樣可以得到50級AOCV derate值，如表2和圖4、圖5所示。

2 時序分析

文中所采用的28 nm標(biāo)準(zhǔn)單元庫的標(biāo)準(zhǔn)工作電壓為1.05 V，我們在反相器鏈和與非門鏈的輸入和輸出各加一個D觸發(fā)器，以此作為測試電路在TT端角下做測試，如圖6所示，我們使用PrimeTime軟件進(jìn)行時序分析。

圖2 INV early derate

圖3 INV late derate

表2 NAND2 derate table

圖4 NAND2 early derate

圖5 NAND2 late derate

圖6 測試電路

以反相器鏈為例，在TT（1.05 V 85℃）端角下，將電路的verilog以及該端角下的時序庫信息輸入進(jìn)PrimeTime。通過set_timing_derate指令給電路設(shè)定統(tǒng)一的derate值，接下來通過report_timing指令得到數(shù)據(jù)到達(dá)第1個反相器輸入端的時間以及第50級反相器輸出端的時間，如表3所示。因此我們可以計算得出，在OCV模式下，50級反相器的延時為791.006 ps。

通過使用read_aocvm指令將生成的derate table導(dǎo)入PrimeTime，繼續(xù)運用PrimeTime在TT（1.05 V 85℃）對測試電路進(jìn)行時序分析。同樣，我們可以得到數(shù)據(jù)到達(dá)第1個反相器輸入端的時間以及第50級反相器輸出端的時間，如表3所示。因此，我們可以計算得出，在AOCV模式下，50級反相器的延時為718.32 ps。

表3OCV/AOCV時序?qū)Ρ缺?/p>

由表3可見，OCV相比于AOCV而言，過于悲觀，這就給我們降低工作電壓帶來了空間?；谶@一結(jié)論，我們首先運用Altos軟件以及DesignCompiler軟件生成了0.9～1.05 V工作電壓下標(biāo)準(zhǔn)單元庫的時序庫（.lib和.db文件）[15]，然后使用前文所述方法生成各工作電壓下對應(yīng)的 derate table，最后通過PrimeTime的分析得出各電壓下的反相器鏈延時如表4和圖7所示。由圖可見，在時序不違背即延時不大于OCV模式的情況下，工作電壓可降至1.01 V左右。我們?nèi)」ぷ麟妷?.01 V，運用PrimeTime分析得出，反相器鏈的延時為786.346 ps，滿足時序要求。

表4 反相器鏈工作電壓-延時關(guān)系表

圖7 反相器鏈工作電壓-延時關(guān)系圖

同理，我們使用同樣的方法可以得出與非門鏈在OCV模式下的50級延時為1 039.137 ps，以及延時-工作電壓的關(guān)系圖表如表5和圖8所示。同樣我們可以得到，工作電壓降至1 V時，50級延時為1 017.282 ps。因此，我們可以將與非門鏈的工作電壓降至1 V。

圖8 與非門鏈工作電壓-延時關(guān)系圖

表5 與非門鏈工作電壓-延時關(guān)系表

從以上分析我們可以得出結(jié)論，在不違背時序要求的情況下，引入AOCV分析可以有效地降低工作電壓。

3 功耗分析

通過前文的分析我們可以得出結(jié)論，針對本文設(shè)計的反相器鏈和與非門鏈電路，通過引入AOCV分析我們可以把標(biāo)準(zhǔn)工作電壓從1.05 V分別下降到1.01 V和1 V，因此，我們運用Finesim軟件對測試電路進(jìn)行功耗分析。

在TT（1.05 V 85℃）端角下，輸入方波激勵，方波的周期為2 ns，占空比為50%，上升時間和下降時間都為0.1ns。測得反相器鏈的平均電流為33.360μA，通過計算可得，電路的平均功耗為35.028 μW。同理，在TT（1.01V 85℃）端角下，輸入相同的激勵，測得電路的平均電流為32.029 μA。計算可得，電路的平均功耗為32.349 μW，如表6所示。對比兩組功耗我們可以發(fā)現(xiàn)，在滿足時序要求的情況下，使用AOCV分析后，測試電路的平均功耗從35.028 μW下降到了32.349 μW，下降了7.65%。

表6 反相器鏈功耗表

在TT（1.05 V 85℃）端角下，保持A輸入端始終為高電平，B輸入端輸入相同的方波。測得與非門鏈的平均電流為68.504 μA，通過計算可得，電路的平均功耗為71.929 μW。同理，在TT（1.0 V 85℃）端角下，輸入相同的激勵，測得電路的平均電流為65.683 μA。計算可得，電路的平均功耗為65.683 μW，如表7所示。對比兩組功耗我們可以發(fā)現(xiàn)，在滿足時序要求的情況下，使用AOCV分析后，測試電路的平均功耗從71.929 μW下降到了65.683 μW，下降了8.68%。

表7 與非門鏈功耗表

綜上分析，在不違背時序要求的前提下，引入AOCV分析所帶來的工作電壓降低能夠有效地降低功耗。

4 結(jié) 論

文中在標(biāo)準(zhǔn)單元庫的設(shè)計使用過程中引入了AOCV分析，在不影響時序的情況下，有效地降低了工作電壓，從而降低了功耗，進(jìn)而驗證了AOCV低功耗標(biāo)準(zhǔn)單元設(shè)計方法的可行性。AOCV對于工藝節(jié)點以及電路規(guī)模比較敏感，因此，隨著工藝節(jié)點的推進(jìn)，電路設(shè)計越來越復(fù)雜，AOCV分析的應(yīng)用效果將更為突出。因此，文中為未來低功耗標(biāo)準(zhǔn)單元庫的設(shè)計提供了一種新的思路和方法。

[1]曹建.靜態(tài)時序分析中不同工作模式的分析及應(yīng)用[J].信息技術(shù)，2011，35（1）:127-129，132.

[2]Richard Goering.Signoff summit an update on OCV，AOCV，SOCV，and Statistical Timing[EB/ OL].Cadence.2013，25（11）.http://www.cadence.com/.

[3]Mutlu AA，Rahman M.Statistical methods for the estimation of process variation effects on circuit operation [J].IEEE Transactions on Electronics Packaging Manufacturing，2005，28（4），364-375.

[4]劉暢.自適應(yīng)襯底偏置電壓調(diào)節(jié)技術(shù)研究[D].哈爾濱:哈爾濱工業(yè)大學(xué)，2011.

[5]Shuto Y，Yamamoto S，Sugahara S.New powergating architectures using nonvolatile retention: Comparative study ofnonvolatile power-gating （NVPG）and normally-off architectures for SRAM [C]//2016International Conference on Microelectronic Test Structures（ICMTS），2016，136-141.

[6]Liang Geng，Jizhong Shen，Congyuan Xu.Design of flip-flops with clock-gating and pull-up control scheme for power-constrained and speed-insensitive applications[J].IET Computers& Digital Techniques，2016，10（4），193-201.

[7]Srivastav Meeta，Rao S S S P，Bhatnagar Himanshu.Power Reduction Technique using Multi-vt libraries[C]//Proceedings-Fifth International Workshop on System-on-Chip for Real-Time Applications，IWSOC 2005，2005，363-367.

[8]Pradhan Dhiraj K，Chatterjee Mitrajit，Swarna Madhu V，et al.Gate-Level Synthesis for Low-Power Using New Transformations[C]//IEEE Symposium on Low Power Electronics，1996，297-300.

[9]Walia S.PrimeTime Advanced OCV Technology [M].Synopsys，April 2009.http://www.synopsys. com/.

[10]Kanamoto T，Ogasahara Y，Natsume K，et al. Impact of well edge proximity effect on timing[J]. IEICE Transactions on Fundamentals of Electronics，Communications and Computer Sciences，2008，E91-A（12）：3461-3464.

[11]鄭凱磊.40納米工藝下標(biāo)準(zhǔn)單元庫的設(shè)計[D].上海:上海交通大學(xué)，2014.

[12]Petrosyan G，Abovyan S，Harutyunyan T.Modeling On-Chip Variations in Digital Circuits Using Statistical Timing Analysis[C]//Proceedings of the IEEE East-WestDesign & TestSymposium （EWDTS 2010）,2010：3.

[13]陳圣豐，陳宏銘，鮑帥，等.高效精確的創(chuàng)新AOCV芯片設(shè)計流程 [J].中國集成電路，2014，23（12）: 44-49.

[14]Anis Jarrar，Kirk Taylor.On-chip variation and timing closure [J].Electrical Design News:The Magazine ofthe ElectronicsIndustry，2006，51 （13）:61-62，64，66.

[15]王帥，王殿超.28nm制程下多電壓設(shè)計中AOCV的應(yīng)用[J].中國集成電路，2014，23（8）:43-49.

Design of low power standard cell based on AOCV

ZHANG Zhen-peng1，ZHANG Li-jun1，ZHENG Jian-bin2，YU Yue2，SUO Chao2，LI You-zhong1
（1.Soochow University，Suzhou 215000，China；2.Suzhou Megacores Technology Co.，LTD，Suzhou 215000，China）

In recent years，power consumption of mobile processors becomes more severe in the application of wireless sensor internet and mobile internet.Reducing supply voltage is an efficient means to lower power consumption，but with supply voltage’s decreasing，the circuit will be badly-behaved.In order to solve this problem，this article applies AOCV in timing analysis to reduce supply voltage as lowest besides ensuring the performance of circuit.In advanced technology，the application of AOCV can reduce supply voltage from 1.05V to about 1V，and efficiently lower power consumption in typical corner，meanwhile the circuit meet the requirements of speed and timing.

low power；process variation；AOCV；timing margin；PrimeTime；standard cell

TN432

A

1674－6236（2017）07-0134-05

2016-07-02稿件編號：201607008

國家自然科學(xué)基金（61272105）

張振鵬（1992—），男，江蘇鹽城人，碩士研究生。研究方向：集成電路設(shè)計。