基于雙線性插值算法的縮放IP核設(shè)計

鄒學(xué)瑜+劉昌祿+胡敬營??

摘要：設(shè)計了基于雙線性插值算法的IP核，通過減少乘法器數(shù)量，優(yōu)化了對該算法的實現(xiàn)。針對一般的雙行緩沖器不能滿足高實時顯示要求，及幀存儲器成本高且還需另外進(jìn)行幀存儲器的控制邏輯設(shè)計的缺點，設(shè)計了一個RAM FIFO的緩沖陣列，利用多個RAM存儲器保證圖像數(shù)據(jù)存儲和時序性控制，它能夠有效進(jìn)行數(shù)據(jù)緩沖。最后給出了設(shè)計的時序仿真，進(jìn)行結(jié)果驗證后得到縮放的圖像質(zhì)量較好。通過和已有IP核進(jìn)行對比，得出絕對平均誤差非常小。

關(guān)鍵詞：圖像縮放；Scaler IP核；雙線性插值算法；RAM FIFO

中圖分類號：TN911.73文獻(xiàn)標(biāo)識碼：ADOI：10.3969/j.issn.10036199.2017.01.023

1引言

圖像縮放是液晶顯示系統(tǒng)中的一個重要功能，這是因為顯示器的分辨率是固定的，但視頻源的分辨率是多樣的，所以要經(jīng)過縮放處理[1，2]。圖像縮放有多種算法，綜合考慮縮放質(zhì)量與成本，本文選擇雙線性算法，設(shè)計一個針對Scaler IP核。

2雙線性插值算法原理

雙線性插值的核心思想是利用4個像素點，從行列兩個方向各插值一次[3]。其原理如圖1所示，逆映射得到的目標(biāo)像素點S，與其最鄰近的左上角點A在水平、垂直方向的距離分別為dx、dy，設(shè)原圖像像素點間距為1，則dx∈（0，1]，dy∈（0，1]。

根據(jù)待求的目標(biāo)像素點與4個相鄰像素點的距離關(guān)系，進(jìn)行加權(quán)求和，過程如下。水平方向插值公式：

3算法的FPGA實現(xiàn)

Scaler結(jié)構(gòu)框圖如圖2所示，包括Ram FIFO模塊、RAM寫控制模塊、RAM讀控制模塊、坐標(biāo)及增量生成模塊、插值運算模塊。

3.1數(shù)據(jù)存儲與時序控制

一般實現(xiàn)方法只使用兩個行緩沖器以分別存儲插值所需的兩行數(shù)據(jù)，不能滿足高實時顯示要求[4]。還有利用幀存儲器，通過“PingPong”輪換機制實現(xiàn)數(shù)據(jù)緩沖的方法，這種方法成本高，而且還需另外進(jìn)行幀存儲器的控制邏輯設(shè)計[5]。

本文利用FPGA的內(nèi)部邏輯資源，設(shè)計出一個包含多個RAM存儲器的圖像數(shù)據(jù)的緩沖陣列，并由FIFO來控制陣列的推進(jìn)，稱為Ram FIFO，合稱RFIFO。RFIFO模塊配合以相應(yīng)的RAM讀控制模塊、RAM寫控制模塊，共同完成了圖像數(shù)據(jù)存儲和時序控制。

RFIFO模塊由一組RAM陣列和RAM FIFO控制邏輯組成?？梢哉J(rèn)為，RFIFO的輸入和輸出不是單個數(shù)據(jù)，而是RAM中的塊數(shù)據(jù)，除了這點，它的操作和普通FIFO都一樣。RAM存儲器的數(shù)量根據(jù)延遲要求和支持的縮放模式設(shè)定，每個RAM提供一個寫端口和兩個讀端口，兩個讀端口輸出插值點所鄰近的原圖像的兩行數(shù)據(jù)。每個讀端口同時地讀取*（address） 和 *（address+1）信號，隨著連續(xù)的視頻行數(shù)據(jù)寫入到這些RAM中，插值點最鄰近的4個像素點數(shù)據(jù)就已經(jīng)為雙線性插值準(zhǔn)備好。RAM FIFO控制邏輯把這些RAM存儲器當(dāng)做數(shù)據(jù)一樣處理，它根據(jù)advanceWrite和advanceRead信號選擇對哪一個RAM進(jìn)行讀和寫，本著先進(jìn)先出原則，控制這些RAM的推進(jìn)。

RAM寫控制模塊一方面為RFIFO的RAM端口驅(qū)動地址和寫使能，實現(xiàn)有效數(shù)據(jù)到存儲器的寫入；另一方面，當(dāng)上一個輸入視頻行被寫入時，產(chǎn)生advanceRead信號，推進(jìn)RFIFO的寫端口，這就決定了將輸入數(shù)據(jù)放入哪個RAM中。插值運算模塊要使用的所有數(shù)據(jù)都被寫入到FIFO中，稱為有效數(shù)據(jù)，其余數(shù)據(jù)被舍棄。比如圖像縮小時會有很多輸入行數(shù)據(jù)在插值計算中不被使用，為了減少資源占用，這些行數(shù)據(jù)將直接舍棄，可用inputDiscardCnt信號實現(xiàn)。寫RFIFO的狀態(tài)機如圖3所示。RAM讀控制模塊根據(jù)輸入輸出分辨率信息生成水平和垂直縮放因子，并根據(jù)增量生成模塊反饋回來的x、y坐標(biāo)信息驅(qū)動RFIFO的RAM端口的地址和讀使能，以讀取RAM中的相應(yīng)數(shù)據(jù)。并且當(dāng)新的輸出視頻行被讀出時，產(chǎn)生advanceRead信號給RAM FIFO控制邏輯，以推進(jìn)RFIFO的讀端口。

4時序仿真和功能驗證

采用Verilog HDL語言進(jìn)行描述，程序下載到FPGA上，在modelsim環(huán)境下進(jìn)行時序仿真和功能驗證。

輸入輸出時序圖如圖5所示。首先，用戶邏輯在start信號之前置位控制信號。在一幀開始時，start信號被用戶邏輯置高一個或者多個時鐘周期，這樣就在前一幀后復(fù)位Scaler模塊。然后Scaler從輸入數(shù)據(jù)端口讀取視頻數(shù)據(jù)，數(shù)據(jù)是從左上像素開始以標(biāo)準(zhǔn)的光柵圖輸入，只有有效視頻數(shù)據(jù)才被送給Scaler，Scaler讀入有效行數(shù)據(jù)直到緩存存滿。若被控制信號指定，輸入數(shù)據(jù)將在緩存滿之前被舍棄。一旦兩行數(shù)據(jù)被讀入，數(shù)據(jù)就可以開始被從dOut讀取?？刂菩盘栐赟caler運行時（讀入或?qū)懗鰯?shù)據(jù)）不可以改變，否則將破壞一幀輸出數(shù)據(jù)。在下一幀的開始信號聲明之前，控制信號在讀出完成后應(yīng)該改變。

寫數(shù)據(jù)到dIn的時序如圖6所示。用戶邏輯把初始數(shù)據(jù)和dInValid一起聲明。Scaler響應(yīng)dIn和nextdIn。當(dāng)nextdIn和dInValid一起為高電平時，用戶邏輯必須改變dIn為其他值。

本文設(shè)計了一種基于雙線性插值法的IP核，采用了RFIFO的控制方法有效的進(jìn)行數(shù)據(jù)緩沖，克服了一般雙行緩沖器不能滿足高實時顯示要求、及幀存儲器成本高且控制復(fù)雜的缺點，在實時性、成本與設(shè)計難度上取得了平衡。時序仿真表明該IP核可以正確運行，對例圖縮放后得到較好的效果，該IP核和已有IP核的絕對平均誤差非常小。因此，該IP核可以應(yīng)用于顯示控制系統(tǒng)的設(shè)計與實現(xiàn)，同時IP核的設(shè)計方法和RFIFO的控制方法也為其他圖像處理和數(shù)據(jù)緩存的設(shè)計提供了參考，對液晶顯示控制的開發(fā)和設(shè)計有一定的參考和應(yīng)用價值。

參考文獻(xiàn)

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