基于CNFET的高速低功耗三值靈敏放大器設(shè)計(jì)

龔道輝, 汪鵬君, 康耀鵬, 張會(huì)紅(寧波大學(xué)電路與系統(tǒng)研究所,浙江寧波 315211)

基于CNFET的高速低功耗三值靈敏放大器設(shè)計(jì)

龔道輝, 汪鵬君, 康耀鵬, 張會(huì)紅
(寧波大學(xué)電路與系統(tǒng)研究所,浙江寧波 315211)

通過(guò)對(duì)碳納米場(chǎng)效應(yīng)晶體管(Carbon Nanotube Field Effect Transistor,CNFET)和靈敏放大器原理的研究,提出了一種基于CNFET的高速低功耗三值靈敏放大器設(shè)計(jì)方案。該方案首先剖析三值反相器電路結(jié)構(gòu),采用交叉耦合反相器作為三值鎖存器;其次結(jié)合輸入輸出信號(hào)分離方法,提高放大差分信號(hào)速度;然后利用使能信號(hào)控制電路狀態(tài),降低三值靈敏放大器功耗。采用32 nm CNFET 標(biāo)準(zhǔn)模型庫(kù)進(jìn)行HSPICE仿真,結(jié)果表明所設(shè)計(jì)的電路邏輯功能正確;芯片成品率高達(dá)96.48%,具有較強(qiáng)的穩(wěn)定性,且與利用CMOS設(shè)計(jì)的二值靈敏放大器相比工作速度提高64%,功耗降低83.4%。

碳納米場(chǎng)效應(yīng)晶體管;三值靈敏放大器;成品率;高速低功耗

隨著集成電路的發(fā)展,微處理器中50%以上的晶體管用于存儲(chǔ)器的設(shè)計(jì)[1]。存儲(chǔ)器的設(shè)計(jì)對(duì)微處理器的性能有很大的影響,因此高性能存儲(chǔ)器的設(shè)計(jì)顯得尤為重要,提升存儲(chǔ)器外圍電路的性能可提高存儲(chǔ)器的性能。靈敏放大器是存儲(chǔ)器重要的外圍電路之一,靈敏放大器的性能直接影響存儲(chǔ)器的速度及其功耗[2]。文獻(xiàn)[3]提出了三值SRAM單元的設(shè)計(jì),三值SRAM具有存儲(chǔ)信息密度高等優(yōu)點(diǎn),因此國(guó)內(nèi)外對(duì)三值存儲(chǔ)器的研究越來(lái)越多。由于三值SRAM位線(xiàn)電容通常比較大,充放電時(shí)間較長(zhǎng)[4],限制了三值SRAM信號(hào)的讀出速度。三值靈敏放大器可放大位線(xiàn)小擺幅差分信號(hào),輸出全擺幅信號(hào),從而提高三值存儲(chǔ)器的讀出速度和輸出信號(hào)驅(qū)動(dòng)能力。

工藝尺寸進(jìn)入納米量級(jí)后MOS管閾值電壓失配越來(lái)越嚴(yán)重,利用CMOS技術(shù)設(shè)計(jì)的三值靈敏放大器失調(diào)電壓越來(lái)越大,芯片成品率低[5]。MOS管的物理特性決定了其漏電流和極間電容大,所設(shè)計(jì)的三值靈敏放大器功耗高、延時(shí)大。具有準(zhǔn)一維結(jié)構(gòu)的碳納米管(Carbon Nanotube,CNT),其載流子的運(yùn)輸具有彈道傳輸特性,CNT相比三維體硅和二維絕緣襯底上的硅具有更好的電子控制能力[6]。碳納米場(chǎng)效應(yīng)晶體管(Carbon Nanotube Field Effect Transistor,CNFET)的構(gòu)成是利用CNT作為導(dǎo)電溝道,因此CNFET閾值電壓失配小,利用CNFET設(shè)計(jì)的三值靈敏放大器失調(diào)電壓低,芯片成品率高。因CNT的優(yōu)越特性,CNFET的極間電容遠(yuǎn)小于MOSFET的極間電容,故利用CNFET設(shè)計(jì)的三值靈敏放大器具有高速、低功耗特性。本文通過(guò)對(duì)CNFET結(jié)構(gòu)特性進(jìn)行分析,結(jié)合三值邏輯理論,利用CNFET設(shè)計(jì)高速、低功耗三值靈敏放大器。

1 碳納米場(chǎng)效應(yīng)晶體管

單壁碳納米管(Single Walled Carbon Nanotube,SWCNT)是由一層石墨稀片沿某一軸向卷曲的直徑在納米量級(jí)的中空?qǐng)A柱[7]。根據(jù)卷曲的軸向不同,卷曲軸向由手性矢量(n,m)表示,可以將碳納米管分為金屬型和半導(dǎo)體型。當(dāng)n=m或n-m=3i時(shí),碳納米管為金屬型,其他情況為半導(dǎo)體型,其中i為整數(shù)。單壁碳納米管圓柱直徑DCNT可由如下公式計(jì)算[6]:

(1)

其中，a0為石墨烯片中碳-碳鍵長(zhǎng),通常a0=0.142 nm。碳納米場(chǎng)效應(yīng)晶體管(CNFET)可由碳納米管組成,在Si襯底生長(zhǎng)薄層SiO2,然后將碳納米管作為導(dǎo)電溝道放置在薄層SiO2上,并加上電極,便制得CNFET,其結(jié)構(gòu)如圖1所示。CNFET與MOSFET結(jié)構(gòu)類(lèi)似,有柵極、源極、漏極和基極4個(gè)端口。CNFET柵極下方溝道區(qū)域的碳納米管不摻雜,柵和源/漏極之間的碳納米管重?fù)诫s;根據(jù)摻雜物質(zhì)的不同,可以將CNFET分為P型和N型兩類(lèi),其電路符號(hào)如圖2所示。在CNFET的制造過(guò)程中,通過(guò)控制CNT的直徑DCNT可得到不同閾值電壓的CNFET。CNFET的閾值電壓和直徑DCNT的關(guān)系可由式(2)給出[6]:

(2)

其中:a為石墨烯片中碳原子與碳原子之間的距離,通常a= 2.49×10-10m;Vπ= 3.033 eV為碳-碳鍵π鍵的鍵能;e為元電荷;DCNT為碳納米管的直徑。

圖1 CNFET結(jié)構(gòu)

圖2 電路符號(hào)

由CNFET結(jié)構(gòu)圖(圖1)可知,柵極、源極、漏極和襯底之間存在電容。圖3給出了半導(dǎo)體型N型CNFET的等效電路,由傳輸電容網(wǎng)絡(luò)和電流源網(wǎng)絡(luò)組成。傳輸電容網(wǎng)絡(luò)包括柵源間電容Cgs、柵漏間電容Cgd、柵極與襯底間電容Cgb、源極與襯底間電容Csb和漏極與襯底間電容Cdb等極間電容,而且CNFET的極間電容只有傳統(tǒng)MOSFET的4%[7]。

圖3 碳納米場(chǎng)效應(yīng)晶體管等效電路

電流源網(wǎng)絡(luò)由半導(dǎo)體次能帶電流Isemi和漏電流Ibtbt組成。在N型CNFET中,半導(dǎo)體次能帶電流主要由電子定向移動(dòng)產(chǎn)生,Isemi可表示為[6]

(3)

其中:e為元電荷;h為普朗克常數(shù);k為玻爾茲曼常數(shù);T為開(kāi)爾文溫度;Vch,DS為溝道內(nèi)漏極到源極的費(fèi)米電勢(shì);Tm為載流子傳輸概率;Em,0為第m級(jí)次能帶的半帯隙;km為圓周方向第m次能帶載波數(shù);M為次能帶總數(shù);ΔΦB為溝道表面勢(shì)的變化,它隨柵極和源/漏極之間偏置電壓的變化而變化。當(dāng)N型CNFET處于亞閾值導(dǎo)通時(shí),以漏電流Ibtbt為主,Ibtbt可表示為[6]

(4)

其中:Ef為碳納米管源/漏極摻雜區(qū)域的費(fèi)米電勢(shì);Tbtbt為帶間隧穿概率。

2 基于CNFET的三值靈敏放大器設(shè)計(jì)

2.1 三值反相器

在三值邏輯系統(tǒng)中,“0”、“1”和“2”分別表示假、未定義和真。三值邏輯的基本運(yùn)算定義如下[7]:

(5)

其中:Xi,Xj∈{0,1,2};運(yùn)算符“-”、“+”、“·”、“—”分別表示“減法”、“與”、“或”、“非”運(yùn)算。由式(5)可得三值反相器的真值表,如表1所示。

表1 三值反相器真值表

二值SRAM中最常用的是電壓鎖存型靈敏放大器,而交叉耦合反相器是常見(jiàn)的鎖存器。因此,在三值靈敏放大器中,采用交叉耦合三值反相器作為鎖存器。圖4示出了文獻(xiàn)[3]中的三值反相器,該反相器需兩個(gè)電源(Vdd和Vddl),取Vdd=0.9 V、Vddl=0.45 V。由式(1)和式(2)可知P1、N1、N2管閾值電壓分別為-0.557、0.557 、0.428 V。N2管柵極接電源Vdd,源極接電源Vddl,因此N2管處于常導(dǎo)通狀態(tài)。為使輸出OUT能輸出邏輯值“0”、“1”、“2”,N2處于弱導(dǎo)通狀態(tài)。當(dāng)輸入IN為邏輯“0”時(shí),P1管導(dǎo)通、N1管截止,Vdd將輸出OUT充電到Vdd,輸出邏輯值“2”。當(dāng)輸入IN為邏輯“1”時(shí),P1和N1管截止,而N2管常導(dǎo)通,輸出邏輯值“1”。當(dāng)輸入IN為邏輯“2”時(shí),P1管截止、N1管導(dǎo)通,輸出OUT放電到0,輸出邏輯值“0”。

圖4 基于CNFET的三值反相器

2.2 三值靈敏放大器設(shè)計(jì)

利用交叉耦合的三值反相器作為鎖存器來(lái)設(shè)計(jì)三值靈敏放大器,三值靈敏放大器結(jié)構(gòu)如圖5所示。

圖5 三值靈敏放大器

圖6 基于三值靈敏放大器的三值SRAM陣列

3 實(shí)驗(yàn)結(jié)果與分析

3.1 概述

實(shí)驗(yàn)采用斯坦福大學(xué)的32 nm CNFET標(biāo)準(zhǔn)模型庫(kù)[8],利用HSPICE對(duì)三值靈敏放大器進(jìn)行仿真,并從芯片成品率、速度和功耗等方面來(lái)評(píng)估三值靈敏放大器性能。標(biāo)準(zhǔn)模型庫(kù)采用的主要參數(shù)有:電源電壓Vdd=0.9 V,Vddl=0.45 V,CNFET的物理溝道長(zhǎng)度Lch=32 nm,擴(kuò)散到源、漏區(qū)碳納米管摻雜長(zhǎng)度分別為L(zhǎng)ss=32 nm和Ldd=32 nm,本征碳納米管區(qū)彈道散射自由程長(zhǎng)度Lgeff=100 nm,溝道與襯底間單位間距電容Csub=20 pF/m。

3.2 工作波形、速度及功耗

圖7 三值靈敏放大器工作波形

靈敏放大器工藝延時(shí)/ps文獻(xiàn)[9]150nmCMOS84文獻(xiàn)[10]130nmCMOS75文獻(xiàn)[11]90nmCMOS90本文32nmCNFET27

3.3 芯片成品率及穩(wěn)定性

靈敏放大器芯片成品率是指在一定差分輸入電壓條件下,大量芯片中能輸出正確邏輯值的芯片所占的比例。由于工藝偏差,各CNFET的參數(shù)不可能完全相同,因此靈敏放大器芯片成品率受工藝偏差影響。為正確讀出存儲(chǔ)器中的數(shù)據(jù),靈敏放大器芯片成品率的提高顯得尤為重要。給定差分輸入電壓為100 mV,經(jīng)過(guò)10 000次Monte Carlo仿真測(cè)得三值靈敏放大器成品率。由表3靈敏放大器芯片成品率的對(duì)比可知,相比CMOS工藝的二值靈敏放大器,三值靈敏放大器芯片成品率有明顯的提高,高達(dá)96.48%。

圖8 靈敏放大器功耗對(duì)比圖

在不同溫度條件下,芯片成品率也會(huì)受到影響,芯片成品率的高低反映靈敏放大器的穩(wěn)定性。為驗(yàn)證所設(shè)計(jì)靈敏放大器的穩(wěn)定性,給定差分輸入電壓為100 mV,經(jīng)過(guò)10 000次Monte Carlo仿真測(cè)量不同溫度下(-55 ℃～140 ℃)芯片成品率。從圖9可以看出,當(dāng)溫度低于50 ℃時(shí),芯片成品率均高達(dá)90%。當(dāng)溫度高于50 ℃時(shí),芯片成品率有所下降,但均高于71%;而文獻(xiàn)[10]的成品率變化不大,但成品率較低;可知本文設(shè)計(jì)的三值靈敏放大器有較好的穩(wěn)定性。

表3 靈敏放大器芯片成品率對(duì)比

圖9 不同溫度下芯片成品率

4 結(jié) 論

本文設(shè)計(jì)了一種基于CNFET的三值靈敏放大器電路。將交叉耦合的三值反相器作為三值靈敏放大器的鎖存器,并將輸入輸出信號(hào)分離,提高了靈敏放大器的工作速度。結(jié)合CNFET的優(yōu)越特性和控制電路技術(shù),降低了靈敏放大器的功耗。通過(guò)HSPICE對(duì)所設(shè)計(jì)的三值靈敏放大器在不同溫度下進(jìn)行Monte Carlo仿真,結(jié)果表明三值靈敏放大器在-55～140 ℃溫度下,其成品率均高于71%,具有較強(qiáng)的穩(wěn)定性。三值靈敏放大器是三值SRAM電路的補(bǔ)充,對(duì)提高三值SRAM電路的性能起到了很大的作用。

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Design of High-Speed and Low-Power Ternary Sense Amplifier Based on CNFET

GONG Dao-hui, WANG Peng-jun, KANG Yao-peng, ZHANG Hui-hong

(Institute of Circuits and Systems,Ningbo University,Ningbo 315211,Zhejiang,China)

By researching the structure of Carbon Nanotube Field Effect Transistor (CNFET) and the principle of sense amplifier,a scheme of high-speed and low-power ternary sense amplifier circuit is proposed.In this scheme,the circuit structure of a ternary inverter is analyzed.And then,we use cross-coupled inverters method to implant a ternary latch.To improve the speed of differential signal amplification,the input and output signal separation technique is selected.And also,the working states are controlled by enable signal to reduce the power consumption of ternary sense amplifier circuit.Under Stanford University 32 nm CNFET standard model,HSPICE simulation results show that the designed circuit has correct logic functionality.The chip yield of the circuit is up to 96.48% with strong stability.Comparing with conventional binary CMOS sense amplifier,the proposed circuit increases the speed by 64%,and decreases the power consumption by 83.4%.

carbon nanotube field effect transistor; ternary sense amplifier; chip yield; high-speed and low-power

1006-3080(2017)02-0248-06

10.14135/j.cnki.1006-3080.2017.02.015

2016-09-05

國(guó)家自然科學(xué)基金(61234002,61474068)；浙江省公益性技術(shù)應(yīng)用研究計(jì)劃項(xiàng)目(2016C31078)；寧波市自然科學(xué)基金(2015A610107)

龔道輝(1991-),男,碩士生,主要從事多值邏輯電路理論及設(shè)計(jì)方面的研究。

汪鵬君,wangpengjun@nbu.edu.cn

TN334.3

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