寬帶數(shù)字信道化接收機算法研究與硬件實現(xiàn)

劉昕卓+米勝男+曲志昱+司偉建

摘要： 對寬帶數(shù)字信道化接收機進行了理論研究與硬件實現(xiàn)。 該系統(tǒng)模型采用多相濾波結構， 使用IFFT算法簡化信道化多相濾波器結構與參數(shù)， 并對各個信道進行下變頻產生基帶信號以便后續(xù)信號識別分析處理， 信道化頻帶劃分采用均勻且相鄰信道50%交疊的方式。 該系統(tǒng)硬件采用A/D轉換芯片和FPGA芯片實現(xiàn)， A/D轉換芯片完成寬帶信號采集， FPGA芯片完成相關算法軟件實現(xiàn)。 該接收機結構具有設計靈活、 實現(xiàn)簡單、 計算效率高、 實時處理能力強、 計算量低、 FPGA硬件資源少等優(yōu)點。

關鍵詞： 接收機； 信道化； 多相濾波； IFFT； FPGA

中圖分類號： TN971+.1 文獻標識碼： A文章編號： 1673-5048（2017）01-0068-06[SQ0]

0引言

國內外對寬帶接收機的研究及應用發(fā)展至今，

已由過去的模擬接收機轉變?yōu)閿?shù)字信道化接收機。 日益復雜的電磁環(huán)境要求寬帶接收機具有大動態(tài)范圍、 大帶寬、 實時性、 靈活性、 高靈敏度等特點[1-3]， 而寬帶數(shù)字信道化接收機能夠滿足這些需求， 因此是電子戰(zhàn)接收機的必然選擇。

寬帶數(shù)字接收系統(tǒng)主要完成寬帶信號數(shù)字信道化、 信號測頻及脈沖壓縮信號識別， 信道化接收是保證后續(xù)信號處理的關鍵步驟， 因此信道化接收機的理論研究與實現(xiàn)一直是過去乃至今后電子戰(zhàn)接收機的研究重點。 本文針對寬帶數(shù)字接收系統(tǒng)的數(shù)字信道化做了理論分析， 按照推導出的數(shù)學模型分別做了Matlab仿真驗證及FPGA門電路的硬件實現(xiàn)， 驗證了該結構的算法和性能。

1接收機數(shù)字信道化算法模型

1.1接收機數(shù)字信道化高效實現(xiàn)結構

數(shù)字信道化的核心思想是把一個帶寬較寬的信道劃分為多個帶寬相對窄的子信道， 并利用抽取器在輸出端得到低速率子帶信道網(wǎng)絡[4]。 本文使用的信道化方法的基本原理是利用數(shù)字濾波器組將瞬時帶寬均勻劃分為多個子帶， 并同時對多個子帶信道內的信號進行高效處理， 可對瞬時帶寬內的信號進行全概率接收， 并具有多信號并行處理能力。

根據(jù)圖4所示， 考慮寬帶信號中頻與帶寬， 根據(jù)帶通采樣定理， 設定系統(tǒng)采樣時鐘為1 500 MHz， 考慮到系統(tǒng)性能及硬件資源，設定信道數(shù)K=32， 抽取倍數(shù)M=16， 多相濾波器階數(shù)為191階， 后續(xù)硬件及軟件設計都使用此參數(shù)設計。

1.2信道化頻帶劃分方式

信道化頻帶劃分方式一般采用信道3 dB交疊或信道間無交疊的方式， 但由于實際濾波器無法做到銳截止、 信道間存在盲區(qū)、 無法全帶寬覆蓋等原因， 會造成漏警[5]。 考慮到以上問題及硬件資源， 選擇相鄰信道50%交疊的濾波器組， 如圖5所示。 而針對濾波器過渡帶引起的模糊問題可利用相鄰信道輸出的幅度特性， 并采用瞬時頻率測量（IFM）方法判斷信號所在的真實信道[6]。

2接收機數(shù)字信道化硬件設計

2.1硬件系統(tǒng)設計框圖

硬件系統(tǒng)主要通過FPGA門電路實現(xiàn)外部器件控制及對A/D轉換芯片的數(shù)據(jù)采集和處理， 硬件系統(tǒng)設計框圖如圖6所示。

硬件設計思想如下： 寬帶單端信號經(jīng)巴倫型變壓器TC1-1-43A+轉換為單端阻抗50 Ω的差分信號， 并輸入A/D轉換芯片ADC10D1500采樣量化后變?yōu)閿?shù)字量， 將數(shù)字量輸入給FPGA芯片EP3SL200F1152進行后續(xù)數(shù)字信道化等信號處理過程。

核心信號處理芯片F(xiàn)PGA芯片選用ALTERA公司Stratix III系列EP3SL200F1152型號， 具有低功耗、 高性能、 大容量等特點[7]。 芯片包括80 K個自適應邏輯模塊， 200 K個等價邏輯單元， 468個M9K存儲器模塊， 36個M144K存儲器模塊， 4 000個 MLAB ， 159 120個寄存器， 7 668個嵌入式存儲器， 576個18×18乘法器， LVDS速率可達1.6 Gb/s。

2.2寬帶輸入信號接口硬件設計

為保證高采樣率和大動態(tài)范圍， ADC10D1500的信號輸入采用差分形式。 差分信號可以濾掉由電源和地引入偶次諧波分量、 共模干擾噪聲等干擾信號， 有利于提高A/D轉換芯片的性能。 設計采用變壓器耦合的方式將單端信號轉變成差分信號， 變壓器選擇的是MiniCircuits公司的TC1-1-43A+變壓器， 其工作頻率范圍650～4 000 MHz， 這樣既可以消除模擬信號中的直流分量， 又可以提高耦合質量[8]， 硬件設計如圖7所示。

2.3A/D轉換芯片硬件接口設計

ADC10D1500為雙獨立通道、 采樣頻率高達1 500 MHz的高速ADC芯片。

通過FPGA的1.8 V供電的BANK上的引腳將其配置成1∶2 Demux 及Non-DES工作模式。 該模式將ADC10D1500每一個通道采樣頻率配置成1 500 MHz， 同時輸出兩個采樣點數(shù)據(jù)DI和DId， 且為雙邊緣數(shù)據(jù)， 因此數(shù)據(jù)速率為750 MHz， 隨路時鐘為375 MHz， 時序圖如圖8所示。

LVDS（Low Voltage Differential Signal）為低壓差分信號技術， 單通道信息傳輸速率高達數(shù)百兆比特/秒， 具有高速、 低功耗、 低噪聲和低成本等優(yōu)點， 正逐漸成為寬帶高速系統(tǒng)設計的首選接口標準[9]。 設計中ADC10D1500輸出數(shù)據(jù)與時鐘電平模式為LVDS電平， 與FPGA芯片中2.5 V供電的LVDS接收器的專用引腳相連。

ADC10D1500所需電源為1.9 V， 靜態(tài)功耗大， 使用線性電源LT1764-1.9為其供電， 降低了A/D轉換芯片工作后引入的噪聲， 同時保證了系統(tǒng)功耗。

3接收機數(shù)字信道化的FPGA軟件設計

根據(jù)圖8所示的ADC10D1500工作模式和FPGA芯片LVDS接收器的時序以及算法結構編寫軟件， 軟件實現(xiàn)框圖如圖9所示。

3.1LVDS接收器參數(shù)設計

根據(jù)設定的ADC10D1500轉換芯片的工作模式， FPGA的LVDS接收器的實現(xiàn)使用Altera公司提供的IP核ALTLVDS_RX， 配置LVDS接收器IP核參數(shù)如下： 設定通道數(shù)為20， 解串因子為8， 輸入數(shù)據(jù)速率為750 MHz， 輸入時鐘速率為375 MHz。

3.2解碼及通道變換模塊

ADC10D1500的輸出數(shù)據(jù)形式是二進制偏移碼， 需要將其轉換為補碼形式以便后續(xù)數(shù)據(jù)處理， 解碼方法為將輸入偏移碼數(shù)據(jù)的最高位取反， 其他位保持不變。

輸入數(shù)據(jù)經(jīng)過FPGA芯片的LVDS接收器接收實現(xiàn)了抽取倍數(shù)M=16的抽取， 數(shù)據(jù)速率降低為采樣速率的1/16， 為93.75 MHz。 要實現(xiàn)32通道信道化結構還需要進行通道變換， 將16通道數(shù)據(jù)變?yōu)?2通道數(shù)據(jù)。 具體步驟如下： 在第一個時鐘周期（93.75 MHz）， 將LVDS接收器接收到的16通道偏移碼數(shù)據(jù)解碼成補碼形式； 在第二個周期， 將這16通道數(shù)據(jù)的補碼結果延遲一個時鐘周期作為通道15到通道0的數(shù)據(jù)， 當前輸入的16通道數(shù)據(jù)的補碼結果即為通道31到通道16的數(shù)據(jù)， 從而實現(xiàn)將16路數(shù)據(jù)變成32路數(shù)據(jù)的功能。

3.3多相濾波模塊

按照圖5中信道1的形式設計原型濾波器， 使用Matlab軟件中的FDATool生成濾波器系數(shù)。 設置的參數(shù)如下： Special order為191， fs為1 500 MHz， Fpass為23.437 5 MHz， Dpass為46.875 MHz， Wpass為2， Wstop為25。

根據(jù)圖4的多相濾波結構， 191階濾波器分配到每個通道的濾波器系數(shù)為6個， 并且需要在濾波器各個系數(shù)之間插零， 因此將各個信道輸入數(shù)據(jù)分別延遲1～11個時鐘， 選擇其中的第1， 3， 5， 7， 9， 11個時鐘與6個濾波器系數(shù)做卷積運算， 即乘加運算， 如圖10所示， 每個通道使用3組乘加IP核ALTMULT_ADD（圖中虛線部分）做乘加運算后再求和。

3.432點IFFT模塊

IFFT 算法與FFT相近， 按照時間抽取主要分為基-2算法、 基-4算法和分裂基算法等。 分裂基算法在高速電路中實現(xiàn)起來比較困難； 相比于基-2算法， 基-4算法無法進行2n（n為奇數(shù)）點FFT/IFFT運算[10～11]； 而基-2算法具有結構簡單、 容易實現(xiàn)、 抽取地址生成難度低、 適合并行運算等優(yōu)點。 基于以上分析， 設計的IFFT 實現(xiàn)結構采用基-2算法。

3.5仿真驗證

為驗證結構信道化算法的正確性， 分別進行Matlab軟件算法仿真驗證和Modelsim仿真， 其中Modelsim仿真用來驗證FPGA門電路硬件設計的正確性。 由于采樣后的信號關于fs/2=750 MHz對稱， 因此將1 500～ 750 MHz按照圖5劃分信道， 信道號為0～15。

（1） 將線性調頻信號作為寬帶中頻信號， 信號參數(shù)為fs=1 500 MHz， f0=1 218 MHz， B=20 MHz， PW=8.192 μs， Matlab仿真圖如圖11（a）所示， Modelsim仿真如圖11（b）所示。

該信號實際應出現(xiàn)在第6信道， 觀察到Matlab仿真結果與Modelsim仿真結果都位于6信道上， 波形圖與實際線性調頻信號保持一致。

（2） 將常規(guī)信號作為寬帶中頻信號， 信號參數(shù)為fs=1 500 MHz， f0=984 MHz， Matlab仿真圖見圖12（a）， Modelsim仿真見圖12（b）。

該信號實際應該出現(xiàn)在第11信道， 觀察到Matlab仿真結果與Modelsim仿真結果都位

于11信道上， 波形圖與實際常規(guī)信號保持一致。

4結論

重點研究了基于多相濾波結構的數(shù)字信道化接收機結構在FPGA上的硬件實現(xiàn)， 將乘加運算、 LVDS接收器等部分通過調用IP核來實現(xiàn)。 系統(tǒng)具有計算效率高、 實時處理能力強、 計算量小、 硬件資源消耗少等優(yōu)點， 可以廣泛應用在電子戰(zhàn)、 軍用通信、 民用通信等領域。

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[HJ*3][HJ][JZ（]Wideband Digital Channelized Receivers Algorithm

Research and Its

Hardware Implementation

Liu Xinzhuo， Mi Shengnan， Qu Zhiyu， Si Weijian

（College of Information and Communication Engineering， Harbin Engineering University， Harbin 150001， China）

[HT]Abstract： The theoretical research and hardware implementation of wideband digital channelized receiver are carried out. The algorithm model of this system adopts the polyphase filters structure. The IFFT algorithm is used to simplify the structure and the parameters of channelized polyphase filters， and to make down conversion for each channel to produce baseband signal for subsequent signal recognition and analysis. The equal and adjacent channel 50% overlapping pattern is used to divide the channel band. The A/D conversion chip and FPGA chip are used to implement the hardware of this system. The A/D conversion chip is used to get the wideband signals， and the FPGA chip is used to complete the software algorithm. This receivers structure have many advantages， such as flexible design， simple implementation， high computational efficiency， strong realtime processing capability， low computational complexity and less FPGA hardware resources.

Key words： receiver； channelization； polyphase filter； IFFT； FPGA

·簡訊·

迪爾公司確認2016年將完成

激光制導“響尾蛇”導彈的研制

德國迪爾BGT防務公司預計在2016年完成激光制導“響尾蛇”（LaGS）空面導彈的方案設計， 較預期晚了兩年。 LaGS計劃裝備德國空軍帕那維亞“狂風”戰(zhàn)斗機和歐洲戰(zhàn)斗機“臺風”平臺。

迪爾BGT公司的一名官員稱， 目前公司在帕那維亞“狂風”戰(zhàn)斗機上成功完成了驗證半主動激光對目標鎖定能力的LaGS系留掛飛等一系列試驗，而截至目前還未進行任何實彈發(fā)射試驗。實彈發(fā)射可能會延期到2016年底或2017年。

LaGS作為公司投資的一個研發(fā)項目，創(chuàng)新性地改變AIM-9L“響尾蛇”空空導彈（AAM）的角色，使其成為一種精確空面武器系統(tǒng)。LaGS方案用新型半主動激光導引頭和新型藍寶石頭罩替換了AIM-9L的紅外導引頭，新導引頭和頭罩都是迪爾BGT公司研發(fā)的。導彈的剩余部分——重9.5 kg的WDU-17/B環(huán)形高爆破片連續(xù)桿戰(zhàn)斗部、 固體推進劑火箭發(fā)動機、 舵面和舵機保持不變。

LaGS導彈保留了DSU-15A/B主動光學目標探測器激光近炸引信，該引信將會因為碰撞起爆而失去作用。本次改裝后的交付產品具有一個改進的前部制導和控制裝置（GCU）， 其外形和接口與標準“響尾蛇”導彈完全相同，從而降低了采辦和集成的成本。 因此， LaGS可由許可攜帶AIM-9L系列武器的所有平臺和武器掛點攜載。

迪爾公司正在將LaGS導彈作為在時敏目標環(huán)境中的近距離空中支援/城市近距離空中支援作戰(zhàn)時使用的晝/夜精確能力來銷售。目前的戰(zhàn)斗部對包括輕型裝甲車和炮車、防空系統(tǒng)、小型海上船只和固定翼/旋轉翼平臺等在內的地面輕型裝甲目標具有效果。LaGS空對面圓概率誤差（CEP）的精度規(guī)定為1 m，導彈有能力同固定目標和移動目標交戰(zhàn)。

LaGS導彈可集成到飛機的空空武器掛點上，且無需對發(fā)射平臺作任何改裝。在作戰(zhàn)行動中，“LaGS可通過載機照射、 其他飛機或地面裝置的第三方激光指示進行發(fā)射”，迪爾BGT公司的一名官員說。

LaGS導彈方案最初是為滿足德國空軍的低成本精確武器需求而制定的，但LaGS方案也適用于所有的AIM-9L， L-1和L/I-1空空導彈用戶，他們因下一代空空導彈進入其空軍服役而可能從執(zhí)行新任務的傳統(tǒng)導彈中受益。

隨著“彩虹”-T成為其主要的近距空空導彈， 德國空軍預期會把LaGS的能力賦予其庫存內所有的AIM-9L/I-1導彈。

該官員說， 迪爾BGT公司還為“彩虹”-T導彈的聯(lián)盟國家（加拿大、德國、希臘、意大利、挪威和西班牙）研發(fā)了新型軟件， 使“彩虹”-T空空導彈具備空對面作戰(zhàn)能力。“從飛行員的人機界面上為‘彩虹-T選擇對地攻擊選項， 將啟動導彈中預先裝載的空面軟件，攻擊地面目標。 新軟件能啟動使用導彈的某些性能， 同時禁止使用其他一些性能，從而改變導彈的末端交戰(zhàn)性能?！?/p>

迪爾BGT官員稱，公司正在考慮給“彩虹”-T導彈現(xiàn)有的紅外成像導引頭組件增加半主動激光能力。

2004年3月，德國迪爾BGT防務公司和雷神導彈系統(tǒng)公司組成了50∶50的合資公司， 即迪爾-雷神導彈系統(tǒng)公司， 為國際市場上提供新型AIM-9L/M“響尾蛇”紅外制導空空導彈的翻新和現(xiàn)代化型號。

20世紀60年代初以來， 迪爾BGT防務公司為歐洲的北約軍隊制程了35 000多枚AIM-9B，AIM-9B/FGW Mod.2，AIM-9L，L/1和L/I-1等型號的“響尾蛇”導彈。

AIM-9B和AIM-9L型號由美國海軍研發(fā)，其生產許可由迪爾BGT防務公司獲得。AIM-9L的所有后繼型號（直到最近的AIM9L/I-1）由迪爾公司研發(fā)。

（周江陽王秀萍）

以下內容還要不

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