基于FPGA嵌入式設(shè)計(jì)的水聲信號采集系統(tǒng)*

馬 雪

(昆明船舶設(shè)備研究試驗(yàn)中心 昆明 650051)

基于FPGA嵌入式設(shè)計(jì)的水聲信號采集系統(tǒng)*

馬 雪

(昆明船舶設(shè)備研究試驗(yàn)中心 昆明 650051)

通過對水聲信號采集,實(shí)現(xiàn)水聲測量、回波模擬和多通道的水聲數(shù)據(jù)記錄分析,為進(jìn)行水下兵器的試驗(yàn)分析提供數(shù)據(jù)基礎(chǔ)。提出一種基于FPGA嵌入式設(shè)計(jì)的水聲信號采集系統(tǒng)設(shè)計(jì)方法,首先進(jìn)行系統(tǒng)的總體設(shè)計(jì)構(gòu)架和功能模塊分析,系統(tǒng)對水聲信號的采樣通道設(shè)置為8通道同步、異步輸入,A/D分辨率大于12位,信號放大量為80dB,回放信號形式包括CW、LFM、HFM等多種形式。在硬件模塊化設(shè)計(jì)中,主要對AD模塊、復(fù)位電路、濾波電路、接收機(jī)電路等進(jìn)行了詳細(xì)描述,數(shù)據(jù)采集與處理采用FPGA作為邏輯處理芯片,進(jìn)行嵌入式設(shè)計(jì),在DSP模塊進(jìn)行水聲信號采集和實(shí)時(shí)處理。最后進(jìn)行系統(tǒng)調(diào)試和測試分析,結(jié)果表明,該系統(tǒng)進(jìn)行水聲信號采集的抗干擾性較好,漂移失真較小,設(shè)計(jì)結(jié)果能滿足水聲信號實(shí)時(shí)準(zhǔn)確采集的要求。

FPGA; 嵌入式; 水聲信號; 采集系統(tǒng)

1 引言

水聲信號主要表現(xiàn)為聲吶信號、水下目標(biāo)的回波信號、目標(biāo)艦船的輻射噪聲和海洋噪聲信號等,需要通過電子測量方式進(jìn)行水聲信號采集,為水下目標(biāo)識別和信息處理系統(tǒng)提供輸入?yún)⒘縖1]。在水聲領(lǐng)域中,數(shù)字信號處理也己經(jīng)成為了必不可少的重要手段,水聲信號處理是現(xiàn)代信號處理的一個重要分支,對水聲信號的分析處理是建立在對其原始信號的準(zhǔn)確有效采集基礎(chǔ)上的,聲學(xué)基陣均采用多元陣,基陣輸出信號的路數(shù)較多,因此,在進(jìn)行水聲信號采集中容易受到噪聲較大干擾,特別是海洋混響等噪聲的干擾,導(dǎo)致對水聲信號數(shù)據(jù)采集與處理速度、數(shù)據(jù)實(shí)時(shí)存儲等方面的指標(biāo)受到極大的限制[2～4]。

隨著計(jì)算機(jī)和信息學(xué)科的飛速發(fā)展以及數(shù)字信號處理(Digital Signal Processing,DSP)技術(shù)的應(yīng)用,采用嵌入式的FPGA邏輯數(shù)字處理芯片進(jìn)行水聲信號采集系統(tǒng)的優(yōu)化設(shè)計(jì),提高對水聲信號采集和信息處理,在較強(qiáng)的背景噪聲下提取出真正的信號或信號的特征[5～7]。因此,研究設(shè)計(jì)的水聲信號采集系統(tǒng),在實(shí)現(xiàn)水下目標(biāo)識別、聲吶對抗和水中兵器的攻擊對抗和打擊中具有重要的應(yīng)用價(jià)值。對此,本文提出一種基于FPGA嵌入式設(shè)計(jì)的水聲信號采集系統(tǒng)設(shè)計(jì)方法,首先進(jìn)行系統(tǒng)的總體設(shè)計(jì)構(gòu)架和功能模塊分析,然后進(jìn)行系統(tǒng)的硬件模塊化設(shè)計(jì),最后進(jìn)行系統(tǒng)調(diào)試,得出有效性結(jié)論。

2 系統(tǒng)的總體設(shè)計(jì)描述及技術(shù)指標(biāo)分析

2.1 水聲信號采集系統(tǒng)的總體設(shè)計(jì)構(gòu)架

為了實(shí)現(xiàn)對水聲信號的準(zhǔn)確實(shí)時(shí)采集,采用VXI總線數(shù)據(jù)采集技術(shù)進(jìn)行系統(tǒng)總體模型構(gòu)架分析,水聲信號采集系統(tǒng)建立在對水聲信號信息的特征采樣和總線控制的基礎(chǔ)上,數(shù)據(jù)采集包括發(fā)射天線、接收天線、發(fā)射機(jī)、接收機(jī)、控制器等,水聲信號嵌入式采集系統(tǒng)的VXI總線采用PXI實(shí)時(shí)記錄方法實(shí)現(xiàn)信號讀取和數(shù)據(jù)收發(fā)轉(zhuǎn)換[8],通過計(jì)數(shù)器模塊分配到各PXI-6713模塊中進(jìn)行數(shù)據(jù)信息的存儲和信號回放,基于VXI總線技術(shù)的水聲信號采集的信號傳輸流程如圖1所示。

圖1 水聲信號采集的信號傳輸流程

由圖1得知,水聲信號采集系統(tǒng)的觸發(fā)器利用PXI-6713的VPP儀器驅(qū)動程序,利用PXI總線的高速PCI帶寬進(jìn)行多通道的同步觸發(fā)。嵌入式采集系統(tǒng)的信號輸入可以是電信號、水聲信號、物理信號等,在信號處理層,通過模擬預(yù)處理進(jìn)行放大、濾波,信號通過發(fā)射機(jī)進(jìn)行回波信號采集,再通過ADC將信號變成數(shù)字信號,通過嵌入式FPGA邏輯處理芯片進(jìn)行信號處理,信號處理系統(tǒng)由DAC(數(shù)模轉(zhuǎn)換器)、濾波以及功率放大器等部分組成,在輸出控制端口,使用PCI、VXI、ISA總線等技術(shù)插入計(jì)算機(jī),選用了5409A作為系統(tǒng)主處理器,進(jìn)行系統(tǒng)的模塊化設(shè)計(jì),在硬件模塊化設(shè)計(jì)中,主要對AD模塊、復(fù)位電路、濾波電路、接收機(jī)電路,根據(jù)上述設(shè)計(jì)原理分析,得到基于FPGA嵌入式設(shè)計(jì)的水聲信號采集系統(tǒng)的總體設(shè)計(jì)構(gòu)架如圖2所示。

圖2 水聲信號采集系統(tǒng)的總體設(shè)計(jì)構(gòu)架

本文設(shè)計(jì)的水聲信號采集系統(tǒng)主要由聲學(xué)基陣、收發(fā)轉(zhuǎn)換和功率放大器以及模擬信號預(yù)處理機(jī)這三大功能模塊構(gòu)成,其中聲學(xué)基陣由四個水聲換能器并聯(lián)組成,實(shí)現(xiàn)水聲信號的電聲﹑聲電轉(zhuǎn)換,模擬信號預(yù)處理機(jī)的輸出端根據(jù)信號的大小自動調(diào)整系統(tǒng)的放大倍數(shù)[9],根據(jù)放大倍數(shù)選擇合適的放大器。

2.2 系統(tǒng)設(shè)計(jì)技術(shù)指標(biāo)描述

本文設(shè)計(jì)的水聲信號采集系統(tǒng)完成功能主要包括: 1)水聲測量; 2) 水下目標(biāo)的回波模擬; 3) 多通道數(shù)據(jù)記錄分析儀; 4) 多通道連續(xù)波法和脈沖波輸出等[10]。根據(jù)上述功能分析,設(shè)計(jì)水聲信號采集系統(tǒng)的技術(shù)指標(biāo)描述如下：

1) 接收信號范圍：-40dB～+40dB,預(yù)處理機(jī)的動態(tài)增益碼放大量為80dB,輸出信號幅度±10V；

2) 水聲信號采集系統(tǒng)的采樣通道：8通道同步、異步輸入；

3) DSP信號處理器的采樣率：≥200kHz；

4) 按照系統(tǒng)所需頻率控制D/A轉(zhuǎn)換的A/D分辨率：12位(至少)；

5) 輸出至A/D轉(zhuǎn)換器的D/A分辨率：12位(至少)；

6) 頻譜分析速率：>200KHz；

7) 水聲采集的信號形式：可選,包括(CW、LFM、HFM等)多種形式。

3 系統(tǒng)硬件模塊化設(shè)計(jì)

水聲信號嵌入式采集系統(tǒng)的硬件設(shè)計(jì)主要包括了AD模塊、復(fù)位電路、濾波電路、接收機(jī)電路,數(shù)據(jù)采集與處理采用FPGA作為邏輯處理芯片,進(jìn)行嵌入式設(shè)計(jì),外圍器件選擇嵌入式FPGA邏輯處理芯片作為核心控制器[11],在DSP中首先進(jìn)行數(shù)字FIR濾波,與外部SRAM通信,實(shí)現(xiàn)數(shù)據(jù)存儲,通過PCI橋接芯片與PC機(jī)進(jìn)行水聲信號通信,通過設(shè)定水聲信號的采樣率、采樣通道數(shù),輸出多路回波信號到接收機(jī),設(shè)計(jì)復(fù)位電路實(shí)現(xiàn)對水聲信號采集系統(tǒng)的時(shí)鐘中斷。水聲信號采集系統(tǒng)的硬件模塊化設(shè)計(jì)描述如下：

1) AD模塊。水聲信號采集系統(tǒng)的AD模塊是控制D/A轉(zhuǎn)換器進(jìn)行數(shù)/模轉(zhuǎn)換,采用可編程功能口與PFI0～9進(jìn)行水聲信號傳輸和控制,系統(tǒng)用DDS(直接數(shù)字合成)技術(shù)芯片AD9850完成水聲信號的AD采樣,AD9850分辨率高達(dá)32位,水聲信號采集系統(tǒng)采用50MHz參考時(shí)鐘作為調(diào)制信號,AD分辨率可達(dá)0.0116Hz,邏輯時(shí)序控制器采用ALTERA公司新推出的高密度。高性能的MAX7000AE作為DSP中斷控制,通過Emulator由JTAG(Joint Test Action Group)口下載到DSP中運(yùn)行,通過CPLD編程ADM706SAR的看門狗引腳實(shí)現(xiàn)上電復(fù)位,AD模塊的電路設(shè)計(jì)如圖3所示。

圖3 AD模塊電路設(shè)計(jì)

2) 復(fù)位電路。嵌入式水聲信號采集系統(tǒng)的復(fù)位電路采用STM32F101xx芯片設(shè)計(jì),STM32F101xx的電壓放大分貝數(shù)控制在：

Vgain=10-2(Vc+1)

(1)

式中Vc是水聲信號嵌入式水聲信號采集系統(tǒng)的發(fā)射機(jī)模塊的控制電壓,范圍是-2V≤Vc≤0,Vgain是開關(guān)電容低通濾波器的放大增益。采用常用的PCI技術(shù)進(jìn)行復(fù)位電路的串口設(shè)計(jì),McBSP 提供了全雙工的通信機(jī)制,通過(R/X)DATDLY設(shè)置水聲信號采集系統(tǒng)Dev接收和發(fā)送數(shù)據(jù)延遲,DSP控制VCA810的控制電壓,選擇了MAXIM公司的5階開關(guān)電容環(huán)進(jìn)行看門狗復(fù)位,根據(jù)下面公式進(jìn)行程控放大：

fstop=fCLKIN/100

(2)

通過CPLD編程ADM706SAR的看門狗引腳進(jìn)行串口設(shè)計(jì),實(shí)現(xiàn)復(fù)位電路的滿幅輸出。由此得到水聲信號采集系統(tǒng)的復(fù)位電路設(shè)計(jì)如圖4所示。

圖4 復(fù)位電路

3) 濾波電路設(shè)計(jì)。水聲信號采集系統(tǒng)的功率放大器系統(tǒng)的動態(tài)功耗與ITC、CT和fp相關(guān),設(shè)置了隔直通交的RC濾波電路,將TRF7960的I/O_0～I(xiàn)/O_7作為水聲信號嵌入式采集系統(tǒng)的并口輸入輸出端,通過JTAG口使用IEEE 1149.1標(biāo)準(zhǔn)掃描邏輯電路引腳,得到水聲信號嵌入式采集系統(tǒng)窄帶阻抗匹配的輸出(Kp)增益、積分(Ki)增益和微分(Kd)增益分別用圖5表示。

圖5 水聲信號采集系統(tǒng)的增益控制

用DSP單獨(dú)構(gòu)成一個數(shù)據(jù)采集處理系統(tǒng),發(fā)送寄存器和三緩存的接收寄存器,過地址指針指向水聲信號的VXI總線數(shù)據(jù)的首址,程序首先將水聲信號的VXI總線數(shù)據(jù)首址賦給地址指針,然后進(jìn)入循環(huán)體,總循環(huán)32次,采用MVB總線控制技術(shù)實(shí)時(shí)記錄水聲信號數(shù)據(jù)的中斷脈沖,得到濾波電路如圖6所示。

4) 接收機(jī)電路。接收機(jī)電路是水聲信號采集系統(tǒng)的核心,采用FPGA作為邏輯處理芯片,進(jìn)行嵌入式設(shè)計(jì),在DSP模塊進(jìn)行水聲信號采集和實(shí)時(shí)處理,通過(R/X)DATDLY設(shè)置接收和發(fā)送數(shù)據(jù)延遲,FPGA的15針插座作為與PC機(jī)通信的接口,利用串口在兩塊DSP之間傳送數(shù)據(jù),FPGA的串口硬件設(shè)計(jì)框圖如圖7所示。

圖6 濾波電路

圖7 FPGA的串口硬件設(shè)計(jì)框圖

在接收機(jī)電路設(shè)計(jì)中,選用了雙端口RAM實(shí)現(xiàn)數(shù)據(jù)存儲和通信,給DSP配置一個外接FLASH存儲器,擴(kuò)展信號采集存儲后的數(shù)據(jù)存儲空間,采用內(nèi)部32KW的FLASH產(chǎn)品作為內(nèi)部存儲區(qū),5409A的BIO引腳與FLASH的FBUSY引腳相連,設(shè)計(jì)時(shí)AD7864的輸出需進(jìn)行符號擴(kuò)展,FPGA設(shè)計(jì)成同步工作方式,輸入通道可控制、轉(zhuǎn)換精度12位、單電源+5V供電,FPGA與DSP的連線圖如圖8所示。

圖8 FPGA與DSP的連線圖

在上述對水聲信號嵌入式采集系統(tǒng)模塊化設(shè)計(jì)的基礎(chǔ)上,進(jìn)行系統(tǒng)的集成設(shè)計(jì),包括FPGA的串口配置、外部雙端口RAM和EPM7128AETI100上連入各芯片的串口設(shè)計(jì)、A/D、D/A轉(zhuǎn)換器設(shè)計(jì)等。基于嵌入式技術(shù)的水聲信號采集系統(tǒng)選擇了一款型號為GT8340的32位嵌入式控制芯片,其具有高速緩存功能,最大工作頻率為500MHz,在基于嵌入式技術(shù)的水聲信號采集系統(tǒng)的運(yùn)行初期,利用DSP串口進(jìn)行人機(jī)通信,GT8340嵌入式控制芯片將利用DSP進(jìn)行串口配置。在系統(tǒng)的軟件開發(fā)中,DSP信號處理程序都是用ASM語言編寫,I/O接口包括內(nèi)部存儲器、外部設(shè)備接口,處理器的 ID2-0通過上拉或下拉電阻設(shè)置為“000”。 數(shù)據(jù)采集部分的電源設(shè)計(jì)中,將DSP板上的±12V電壓通過總線±5V電壓,AD7655的輸入電壓范圍為0V～5V,通過運(yùn)算放大器AD8674及電阻分壓,實(shí)現(xiàn)高速、低功耗4通道16位模數(shù)轉(zhuǎn)換。由此實(shí)現(xiàn)了基于嵌入式FPGA的水聲信號采集系統(tǒng)集成設(shè)計(jì)。

4 系統(tǒng)測試實(shí)驗(yàn)及性能分析

為了測試本文設(shè)計(jì)的基于嵌入式FPGA的水聲信號采集系統(tǒng)的應(yīng)用性能,進(jìn)行系統(tǒng)測試實(shí)驗(yàn),本次實(shí)驗(yàn)的主要輸入?yún)?shù)設(shè)置如圖9所示。

圖9 采集參數(shù)設(shè)置

在圖9所示的采樣設(shè)置面板中,有很多陷阱設(shè)置,當(dāng)參數(shù)設(shè)置錯誤或超出范圍時(shí),將會產(chǎn)生數(shù)據(jù)中斷,采集面板用于用戶實(shí)時(shí)監(jiān)視和控制采集過程,結(jié)合采樣設(shè)置面板的參數(shù),點(diǎn)擊“采集設(shè)置”重新設(shè)置后在進(jìn)行采集,點(diǎn)擊“返回”回到主界面,信號源產(chǎn)生1KHz的四種不同波形,分別為CW波、鋸齒波、三角波和方波,得到水聲信號采集輸出如圖10所示。

從圖10可見,采用本文設(shè)計(jì)的系統(tǒng)進(jìn)行水聲信號采集的抗干擾性較好,漂移失真較小,設(shè)計(jì)結(jié)果能滿足水聲信號實(shí)時(shí)準(zhǔn)確采集的要求,具有較好的應(yīng)用效能。

圖10 水聲信號采集輸出結(jié)果

5 結(jié)語

本文研究了水聲信號采集系統(tǒng)的優(yōu)化設(shè)計(jì)方法,提出一種基于FPGA嵌入式設(shè)計(jì)的水聲信號采集系統(tǒng)設(shè)計(jì)方案,首先進(jìn)行系統(tǒng)的總體設(shè)計(jì)構(gòu)架和功能模塊分析,在硬件模塊化設(shè)計(jì)中,重點(diǎn)對AD模塊、復(fù)位電路、濾波電路、接收機(jī)電路等進(jìn)行了詳細(xì)描述,數(shù)據(jù)采集與處理采用FPGA作為邏輯處理芯片,進(jìn)行嵌入式設(shè)計(jì),在DSP模塊進(jìn)行水聲信號采集和實(shí)時(shí)處理。研究結(jié)果表明,本文設(shè)計(jì)的系統(tǒng)進(jìn)行水聲信號采集的抗干擾性較好,漂移失真較小,設(shè)計(jì)結(jié)果能滿足水聲信號實(shí)時(shí)準(zhǔn)確采集的要求,具有較高的應(yīng)用價(jià)值。

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Underwater Acoustic Signal Acquisition System Based on FPGA Embedded Design

MA Xue

(Kunming Shipborne Equipment Research and Test Center, Kunming 650051)

By collecting the underwater acoustic signal, underwater acoustic measurement, echo simulation and multi-channel acoustic data record analysis is realized, the data base is provided for underwater weapon test analysis. This paper proposes a design method of underwater acoustic signal acquisition system based on embedded FPGA design, first the overall structure design and function modules of the system are analyzed, the sampling channel system of the underwater acoustic signal is set to 8 channel synchronous, asynchronous input, A/D resolution is higher than 12, signal gain is 80dB, the playback signal includes CW, LFM, HFM form and so many forms. In the hardware module design, mainly on the AD module, reset circuit, filter circuit, receiver circuit are described in detail, data acquisition and processing use FPGA as the logic chip to carry out embedded design, acoustic signal acquisition and real-time processing are carried out in DSP. Finally, the system debugging and test analysis results show that the system anti-interference acoustic signal acquisition can drift less distortion, the design results can meet the requirements of real-time and accurate acoustic signal acquisition.

FPGA, embedded, underwater acoustic signal, acquisition system

TN911

2016年9月10日,

2016年10月10日

馬雪,男,研究方向：嵌入式設(shè)計(jì)、水下信號處理。

TN911

10.3969/j.issn.1672-9730.2017.03.033