多電源域集成電路靜電放電試驗方法研究

姜汝棟，蔡依林，李小亮

（1.中國電子科技集團公司第 58 研究所，江蘇 無錫 214035;

2.中國電子技術(shù)標準化研究院，北京 100007）

多電源域集成電路靜電放電試驗方法研究

姜汝棟1，蔡依林2，李小亮1

（1.中國電子科技集團公司第 58 研究所，江蘇 無錫 214035;

2.中國電子技術(shù)標準化研究院，北京 100007）

隨著集成電路技術(shù)的發(fā)展，電路從原來的單一電源域向多電源域進行轉(zhuǎn)移，而其中的靜電放電 （ESD） 試驗是考核集成電路性能的一項重要指標，如何有效選擇合適的試驗方法變得越來越重要。結(jié)合國內(nèi)外相關(guān)靜電放電試驗標準，研究標準之間存在的相同和不同的地方。結(jié)合實際情況，探究多電源域集成電路靜電放電試驗方法的選擇。

靜電放電；試驗方法；多電源域

1 前言

靜 電 放電（ESD，Electro-Static discharge），是 指 處于不同靜電電位的兩個物體間電荷的轉(zhuǎn)移。ESD 是一種常見的近場危害源，可形成高電壓、強電場、瞬間大電流。ESD 脈沖產(chǎn)生的瞬間大電流會對集成電路產(chǎn)生非常嚴重的損傷，而且該損傷是不可逆的，因此抗靜電放電的能力成為檢驗集成電路的一項重要指標。在1982 年，美國專家志愿者協(xié)會在美國成立了 ESD 協(xié)會，專門從事靜電防護理論和實踐的研究，在此之后建立了部分靜電放電模型和相關(guān)的標準。

目前國內(nèi)對于集成電路靜電放電試驗使用的標準大致分為兩種：一種是國軍標，還有一種是 JEDEC標準。兩者之間存在相似和不同的地方。本文重點介紹多電源域集成電路人體模式靜電放電試驗在運用兩個標準時的相同和不同點。

2 試驗方法

2.1 國軍標靜電放電試驗方法

首先介紹國軍標中關(guān)于靜電放電敏感度的試驗方法。

我們以最新的GJB845B-2005 方法3015來說，國軍標中規(guī)定樣品數(shù)量為3個，標準中要求試驗需要按照電路的引線組合進行打擊，每次打擊正負3個脈沖，脈沖之間間隔大于 1 秒，具體的試驗引線組合見表1。

表1 國軍標試驗引線的組合

根據(jù)表1可知，A端為脈沖進入端口，B端指接地端口，在進行組合1試驗時，我們需要將不同的電源引線或者電源引線組合（如VCC1，VCC2，VSS1，VSS2等）接入B端，而其他每條引線一次接入A端，除了當(dāng)前接入A端的那條引線和接入B端的電源引線或引線組合，其他所有引線必須懸空。在進行組合2試驗時，所有的電源引線或引線組合必須懸空，依次將每條輸入輸出引線接入A端，而除了當(dāng)前接入A 端的輸入輸出引線，其他所有輸入輸出引線全部接入B端。

我們以具體的多電源域電路來詳細解讀一下國軍標中靜電放電敏感度的試驗方法，見圖1。

圖1 樣品電路引腳定義圖

從圖1中可以看出，該樣品電路總計4個電源域，VDD2-A、VDD2-B 在芯片內(nèi)部短路在一起，VSS2-A、VSS2-B 在芯片內(nèi)部同樣也短路在一起，并且在區(qū)域 1和區(qū)域2中各有一對差分信號。因此我們結(jié)合表1國軍標中靜電放電的試驗方法，可以得到以下的打擊方案，見表2。

表2 樣品電路國軍標打擊方案

運用國軍標靜電放電試驗方法，脈沖數(shù)總計 660個，而且電路引腳 VDD2-A 和 VDD2-B、VSS2-A 和VSS2-B 作為B端時是連接在一起連接到設(shè)備地上，而作為A端時每個引腳都是獨立的，需要分別打擊。

2.2 JEDEC 靜電放電試驗方法

我們以 JS-001-2012 的靜電放電標準對上述多電源域電路進行打擊，可以得到以下打擊方案，見表3。

該標準中規(guī)定樣品數(shù)量為18個，每3個電路作為1組，總計6組，第一分組進行所有電源之間的正脈沖打擊，第二分組進行所有電源之間的負脈沖打擊，第三分組打擊方式為某一電源域內(nèi)的IO端口僅對該電源域的電源進行正打擊，第四分組打擊方式為某一電源域內(nèi)的 IO端口僅對該電源域的電源進行負打擊，第五分組打擊方式為某一電源域內(nèi)的差分信號端口之間進行正脈沖打擊，第六分組打擊方式為某一電源域內(nèi)的差分信號端口之間進行負脈沖打擊。

2.3 兩個標準之間的區(qū)別

以上述電路為例，GJB 方法和JEDEC方法關(guān)于ESD 打擊的區(qū)別如下：

·GJB中規(guī)定樣品數(shù)量為3只，每次打擊3個正脈沖，3個負脈沖，脈沖之間延遲至少1s；而 JEDEC中規(guī)定樣品數(shù)量為18只，每次打擊至少1個正脈沖，1個負脈沖，脈沖之間延遲至少0.1s。

·GJB中規(guī)定IO端口需要對電路的所有電源（地）進行打擊，而JEDEC中IO端口只對自己區(qū)域內(nèi)的電源（地）進行打擊。

·GJB中，對于內(nèi)部短路的電源組在作為A端時，每個電源引腳都必須打擊，而在JEDEC中，內(nèi)部短路的電源組在作為A端時，只需對其中某一個引腳進行打擊，而其他引腳不需要進行打擊。

表3 樣品電路JEDEC標準打擊方案

3 兩個方法在實際應(yīng)用中的互補

某公司的 XX95T 項目，在鑒定考核前需要對該電路進行 ESD 摸底，項目要求該電路電壓等級 1000V，由于電路引腳有 1152 個，為了確定電路 ESD 等級是否達標，如果不達標可能失效的引腳是哪里，所以選擇了JEDEC中的方法進行打擊。

在實際打擊過程中，IO端口IO_L2N_6(AJ22)對該區(qū)域內(nèi)電源VCCO_6進行正脈沖打擊時，發(fā)現(xiàn)該IO端口曲線發(fā)生變化，后續(xù)對該電路進行電參數(shù)測試，發(fā)現(xiàn)端口電流超標。

根據(jù)該電路的結(jié)果，設(shè)計部門對該端口的ESD保護結(jié)構(gòu)進行改善，重新流片封裝，對該打擊模式進行試驗，結(jié)果顯示PASS。

后續(xù)該項目在鑒定過程時，考慮成品問題，選擇了GJB方式進行考核，選取3只樣品進行試驗，結(jié)果合格。

4 總結(jié)

隨著工藝的發(fā)展，集成電路的密度越來越高，實現(xiàn)的功能也越來越強大，多電源域是目前乃至將來集成電路發(fā)展的趨勢，ESD 等級作為電路的一項重要指標，如何合理運用不同的打擊方案來有效地尋找電路ESD 相對薄弱的地方變得尤為重要。

該論文分析了GJB和JEDEC兩種打擊方案，JEDEC 方案更偏向于分析驗證，該標準利用不同電路打擊不同方案，能夠為后續(xù)失效分析提供有效證據(jù)；而GJB更偏向于考核鑒定，由于電路自身的價值，而且ESD屬于破壞性試驗，所以在考核時，GJB的方案更加適合。

[1]GJB54B8-2005.電子器件試驗方法和程序[S].

[2]JS-001-2012 Human Body Model(HBM)-Component Level [S].

Research of Electro-Static Discharge Test for Multip le Power Domains Circuits

JIANGRudong1,CAIYilin2,LiXiaoliang1
（1.China Electronics Technology Group Corporation No.58 Research Institute,Wuxi214035,China；2.China Electronics Standardization Institute,Beijing 100007,China）

Along w ith the developmentof technology of integrated circuits,circuithas evolved from single power domain tomultiple ones.Electro-Static discharge(ESD)hasbecomean important index assessing the IC performance.Effective choice of testmethods has been increasingly important.The article explores the choiceof testmethods formulti-domain ICsby comparing domestic and international ESD standards.

ESD;testmethod;multiplepower domains

TN406

A

1681-1070 （2017） 03-0026-03

姜汝棟（1989—），男，江蘇常州人，2011 年畢業(yè)于南京農(nóng)業(yè)大學(xué)，主要從事集成電路可靠性分析工作；

2016-7-27

蔡依林（1979—），男，四川射洪人，2002 年畢業(yè)于成都電子科技大學(xué)，主要從事電子元器件可靠性檢測工作；

李小亮（1990—），男，江蘇泰州人，2013 年畢業(yè)于江南大學(xué)，主要從事集成電路可靠性分析與設(shè)計工作。