三維封裝中的并行鍵合線信號(hào)仿真分析

王祺翔，曹立強(qiáng)，周云燕

(1.華進(jìn)半導(dǎo)體封裝先導(dǎo)研發(fā)中心，江蘇 無(wú)錫 214135；2.中國(guó)科學(xué)院大學(xué)，北京 100049；3.中國(guó)科學(xué)院微電子研究所，北京 100029）

三維封裝中的并行鍵合線信號(hào)仿真分析

王祺翔1,2,3，曹立強(qiáng)1,2,3，周云燕1,3

(1.華進(jìn)半導(dǎo)體封裝先導(dǎo)研發(fā)中心，江蘇 無(wú)錫 214135；2.中國(guó)科學(xué)院大學(xué)，北京 100049；3.中國(guó)科學(xué)院微電子研究所，北京 100029）

當(dāng)今便攜式設(shè)備的速率可達(dá)數(shù)吉比特每秒，但是其通道的頻寬限制其性能。在所有芯片與基板的傳輸結(jié)構(gòu)中鍵合線是最常用的，但卻漸漸成為了帶寬主要的限制?；谝豢罡呙芏炔季€系統(tǒng)級(jí)封裝的研發(fā)項(xiàng)目，使用全波電磁場(chǎng)仿真工具進(jìn)行建模分析，研究了不同參數(shù)對(duì)鍵合傳輸線DDR單端信號(hào)與差分信號(hào)傳輸質(zhì)量的影響。最終通過(guò)鍵合線設(shè)計(jì)的優(yōu)化，仿真結(jié)果通過(guò)了眼圖的驗(yàn)證。

鍵合線；系統(tǒng)級(jí)封裝；DDR；單端信號(hào)；差分信號(hào)

1 引言

隨著半導(dǎo)體技術(shù)的進(jìn)步，使得芯片的特征尺寸逐漸縮小，傳統(tǒng)的光刻工藝逐漸趨于極限。為保持集成電路的發(fā)展，聯(lián)合系統(tǒng)級(jí)芯片與系統(tǒng)級(jí)封裝的高價(jià)值系統(tǒng)成為了新的解決方案。微電子的進(jìn)步最終使得信號(hào)的頻率不斷增高，而通用的鍵合傳輸線結(jié)構(gòu)逐漸成為了制約頻寬的關(guān)鍵因素[1]。鍵合引線參數(shù)多，波導(dǎo)結(jié)構(gòu)更局限與不均衡。如果沒(méi)有合理的設(shè)計(jì)方案，信號(hào)的損耗將難以接受。本文基于對(duì)一款三維系統(tǒng)級(jí)封裝中控制芯片與存儲(chǔ)芯片的 DDR 信號(hào)互連進(jìn)行研究，實(shí)現(xiàn)了一種通過(guò)系統(tǒng)仿真眼圖驗(yàn)證的高密度互連，為今后各種高密度高頻的引線鍵合設(shè)計(jì)提供了優(yōu)化參考方案。

2 鍵合線的電學(xué)傳輸模型

在微波多芯片組件（MCM）中，鍵合線互連是實(shí)現(xiàn)微波多芯片組件電氣互連的關(guān)鍵技術(shù)。目前很多新技術(shù)可以代替鍵合線實(shí)現(xiàn)信號(hào)傳輸，如倒裝焊、刻蝕通孔等，但鍵合線仍因工藝簡(jiǎn)單和價(jià)格低廉在實(shí)際生產(chǎn)中普遍采用。隨著頻率的升高，鍵合線的長(zhǎng)度、弧高、間距和數(shù)量對(duì)微波傳輸特性有很大的影響[2]。

通常情況下，微帶線之間的鍵合線互連結(jié)構(gòu)及等效電路模型如圖1所示。其等效電路模型可以簡(jiǎn)單地用并聯(lián)電容 C1、串聯(lián)電阻 R 和串聯(lián)電感 L、并聯(lián)電容C2組成的低通濾波器網(wǎng)絡(luò)表示，該模型中起主要作用的是鍵合線的串聯(lián)電感 L，而并聯(lián)電容 C1和 C2很小，可以用開(kāi)路短截線近似求得。適當(dāng)增加鍵合傳輸線的寬度以提高并聯(lián)電容可以在一定頻帶范圍內(nèi)補(bǔ)償串聯(lián)電感的作用。

圖1 鍵合線互連模型與等效電路圖

對(duì)于自由空間長(zhǎng)度為 l、直徑為 d 的圓形鍵合線，其電感和串聯(lián)電阻 R 可分別由式（1）、式（2）表示：

式 中：μ0為空氣介質(zhì)的磁導(dǎo)率（μ0=4π×10-7H/m）; μr和 ρ分別為鍵合線材料的相對(duì)磁導(dǎo)率和電阻率；ds為鍵合線的趨膚深度。由于趨膚深度f(wàn)為頻 率），且在微波波段通常ds/d＜＜1，結(jié) 合 L0和 R 的 公式可知電感 L0隨頻率的變化很小，而串聯(lián)電阻幾乎與頻率的平方根成正比變化[2]。

以上是當(dāng)參考的導(dǎo)體為以一均衡共面、類似低頻共地短接的情況。實(shí)際鍵合傳輸線的參考導(dǎo)體并不理想，應(yīng)根據(jù)實(shí)際的頻率及波導(dǎo)結(jié)構(gòu)建立等效的電路模型而確定。本文中研究的參考導(dǎo)體為芯片與基板互連前僅能依靠鍵合線傳輸，即參考導(dǎo)體與傳輸導(dǎo)體的電路模型相仿，信號(hào)完整性更差[3]。

3 鍵合線的電學(xué)仿真

在本文中假定電源線對(duì)信號(hào)線沒(méi)有影響并與地線一樣為其提供參考面，即地電之間阻抗極小，可忽略不計(jì)。芯片本身的焊盤(pán)分布上每?jī)蓷lDQ數(shù)據(jù)線以及數(shù)據(jù)選通 DQS差分信號(hào)線被一對(duì)地電線環(huán)繞，起始焊盤(pán)的位置、間距固定無(wú)法改變，為了保證工藝的可靠性，鍵合線按照焊盤(pán)的順序分布沒(méi)有交錯(cuò)，保持制造容差使 finger焊盤(pán)間距大于芯片原始焊盤(pán)分布，相對(duì)原芯片焊盤(pán)間距均扇出一定角度。表1是該系統(tǒng)級(jí)封裝的上層疊層信息。

表1 疊層信息

3.1 模型接地與鋪地回路仿真分析

先建立初期設(shè)計(jì)模型，設(shè)定最小鍵合線縱向引線距離為3000μm。建立工藝最小的鍵合線高度以保證最大的集成度與性能。最小的鍵合線高度也能使得鍵合線信號(hào)傳輸距離更短，與表層參考面更近，信號(hào)質(zhì)量盡可能做到最佳[9]。finger 焊盤(pán)為最小設(shè)計(jì)規(guī)則的簡(jiǎn)化長(zhǎng)方體模型，最小間距 50μm，鍵合線寬為 20.32μm，保證小尺寸finger焊面的可靠性與表層高密度布線，圖2為鍵合線模型示意圖。

圖2 鍵合線模型

表2 是 S 參數(shù)仿真結(jié)果，從中可以看出，當(dāng)鍵合線末端 finger接第二層地平面后，信號(hào)質(zhì)量不論插入損耗還是回波損耗皆普遍優(yōu)于未接地之前?；夭〒p耗最大改善低于0.2dB，插入損耗最大改善低于 0.01 dB。由于末端增大了返回路徑，一定程度上改善了波導(dǎo)通道的傳輸阻抗，但也在客觀上增加了一定的傳輸距離，近端串?dāng)_由于回路改善而略有減小，最大低于0.3dB。遠(yuǎn)端串?dāng)_由于傳輸距離增大而略有增大，增幅低于1dB。

表2 3GHz S參數(shù)仿真結(jié)果

差分線的差模信號(hào)主要通過(guò)信號(hào)兩端的地返回路徑和兩信號(hào)間傳播，從仿真結(jié)果上看，接地與否幾乎沒(méi)有差別，鋪地回路也僅是略優(yōu)于接地情況。從以上結(jié)論中可以看出，不論差分信號(hào)以及單端信號(hào)，信號(hào)返回路徑接地與表層鋪地對(duì)于鍵合信號(hào)傳播改善很小。實(shí)際的基板布線密度非常高，信號(hào)還有一定的時(shí)序要求，除了基本的線寬、線距外還需要更多的布線面積，以下的仿真分析皆只采用了高效的接地優(yōu)化方案。

3.2 鍵合線 GSSG（Ground&Signal）橫向 finger 焊盤(pán)分布仿真分析

下面討論 GS finger 焊盤(pán)間距以及SSfinger 焊盤(pán)間距對(duì)單端及差分信號(hào)完整性的影響。當(dāng)信號(hào)finger焊盤(pán)間距保持50μm時(shí)，設(shè)置地焊盤(pán)間距由原來(lái)的50μm到300μm。

圖3 GS間距50μm到300μmDQ信號(hào)回波損耗與插入損耗

圖3 顯示單端線的回波損耗隨著地焊盤(pán)的遠(yuǎn)離逐漸增大，插入損耗不斷減小，這是由于參考線的遠(yuǎn)離導(dǎo)致導(dǎo)體間的信號(hào)傳播質(zhì)量變差。串?dāng)_隨著GS距離的增大而提高，當(dāng)參考平面距離同信號(hào)距離相比越小時(shí)，信號(hào)與參考面的耦合傳播效應(yīng)將大于信號(hào)線之間的有害串?dāng)_效應(yīng)，降低參考面與信號(hào)導(dǎo)體之間的距離對(duì)于信號(hào)本身的傳播以及串?dāng)_都有積極的影響。

差分信號(hào)同單端信號(hào)一樣，反射損耗將隨著參考線的遠(yuǎn)離阻抗失配加大而增大，插入損耗逐漸減小。但是參考線距離加大對(duì)差分線插入損耗遠(yuǎn)遠(yuǎn)小于以上任何一種效應(yīng)，因?yàn)椴罘中盘?hào)傳播當(dāng)參考面較信號(hào)耦合弱時(shí)主要以信號(hào)導(dǎo)體間傳播為主[10]。不論對(duì)于差分鍵合線還是單端鍵合線，GS finger焊盤(pán)距離的增大都會(huì)使其傳播信號(hào)的質(zhì)量減小，隨著GS距離的增大，對(duì)信號(hào)質(zhì)量的影響愈發(fā)減弱，在這方面差分鍵合線比單端鍵合線趨勢(shì)更明顯。

下面固定 GSSG 鍵合線波導(dǎo)傳輸結(jié)構(gòu)的整體范圍，討論當(dāng)兩端 GG（Ground&Ground）間距為 770μm時(shí)，SS（Signal&Signal）間距從50μm到550μm時(shí) ，單端鍵合線和差分鍵合線的波導(dǎo)傳輸能力。

圖4 SS間距50μm至550μm DQS信號(hào)回波損耗與插入損耗

當(dāng)信號(hào)線間距從50μm到550μm時(shí)單端信號(hào)的傳輸質(zhì)量會(huì)呈現(xiàn)微小的波動(dòng)變化。起始隨著SS距離的增大、GS距離的相應(yīng)減小會(huì)改善整體的末端傳播阻抗，使得信號(hào)略有改善，后期雖然保持優(yōu)化 GS 間距但也增加了整體的傳輸距離，反射損耗減小，插入損耗降低。從圖4 中可以看出，改變SS橫向距離對(duì)差分DQS 的信號(hào)影響最大，SS距離的增加使得差分鍵合線的回波損耗增大，插入損耗減小，信號(hào)質(zhì)量變差，而當(dāng)SS距離從450μm到550μm時(shí)信號(hào)質(zhì)量開(kāi)始回升，這是由于差分對(duì)SS間距增大的負(fù)面影響接近飽和而GS間距的減小使得末端阻抗得以改善所致。

因此對(duì)于單端DQ信號(hào)線而言，當(dāng)GG間距一定、使得SS信號(hào)有一定的調(diào)整范圍時(shí)，減小GS的間距、加大SS的間距可以減少串?dāng)_，提高整體的信號(hào)質(zhì)量。對(duì)于差分 DQS 信號(hào)線而言，減少SS間距可以使得差分線間的耦合作用更強(qiáng)，針對(duì)鍵合線這種最緊耦合波導(dǎo)傳輸結(jié)構(gòu)是保持信號(hào)質(zhì)量最好的方式。

3.3 鍵合線縱向參數(shù)仿真分析

在對(duì)上述不同方案 GSSG 波導(dǎo)傳輸鍵合線橫向參數(shù)進(jìn)行研究后，這里對(duì)最緊密的 GSSG 結(jié)構(gòu)做縱向距離調(diào)整。由于下層 AP 芯片邊緣為縱向2000μm左右，設(shè)定為縱向2500μm、3 500μm、4 000μm加以討論。實(shí)際2500μm過(guò)于靠近芯片邊緣并且布線調(diào)整面積緊張較難實(shí)現(xiàn)，這里的設(shè)定主要為了研究和討論。超過(guò)4000μm，同樣工藝上良率會(huì)有影響，也會(huì)干擾后排其他信號(hào)布線并加大 DDR芯片信號(hào)至AP芯片整體的信號(hào)走線長(zhǎng)度，增大損耗、降低信號(hào)質(zhì)量以及占用更多的布線面積。

圖5 縱向 2500μm至4000μm最緊密GSSG DQS信號(hào)回波與插入損耗

圖5 展示了差分線信號(hào)的變化，不論單端信號(hào)線還是差分信號(hào)線，鍵合線的長(zhǎng)度越長(zhǎng)信號(hào)的質(zhì)量越差，由于鍵合線的長(zhǎng)度越長(zhǎng)將會(huì)導(dǎo)致鍵合線間耦合距離加大，因此會(huì)使得信號(hào)的串?dāng)_問(wèn)題越來(lái)越嚴(yán)重，因此鍵合線越短，對(duì)信號(hào)質(zhì)量的優(yōu)化越大；而且隨著鍵合線的縮短，從 finger焊盤(pán)到倒裝控制芯片焊盤(pán)的信號(hào)走線越短。再結(jié)合 3.2中的結(jié)論，對(duì)于DQ等單端信號(hào)，要適當(dāng)?shù)卦黾覵S距離，因?yàn)楫?dāng)SS距離增加時(shí)，由于角度的扇出，最終會(huì)使得鍵合線的傳輸長(zhǎng)度增大，信號(hào)損耗嚴(yán)重。

3.4 鍵合線緊密排列仿真分析

上述的討論都是建立在 GSSG 鍵合線波導(dǎo)傳輸沒(méi)有外加影響的情況下，實(shí)際的DQ單端信號(hào)焊盤(pán)和DQS差分信號(hào)焊盤(pán)都是分別排列在一起的，這里對(duì)比研究實(shí)際中在外界串?dāng)_作用下對(duì)處于中間的單端以及差分信號(hào)傳播情況的影響。

圖6 DQ信號(hào)與DQS信號(hào)插入損耗對(duì)比

圖6 得出了與預(yù)期相反的驚人結(jié)果：緊密排列最終使得信號(hào)的質(zhì)量?jī)?yōu)于沒(méi)有外在影響的情況。這是由于緊密排列波導(dǎo)傳輸導(dǎo)體的增多使得整體信號(hào)的傳播阻抗更加均勻，減少了鍵合線扇出角度及高度彎折造成的二維平面?zhèn)鬏斀Y(jié)構(gòu)變化。差分線和單端線的回波損耗也由于緊密排列有所減小。這是因?yàn)樵黾恿藗鬏攲?dǎo)體和整體的波導(dǎo)結(jié)構(gòu)，雖然對(duì)中間的DQ信號(hào)的串?dāng)_增大，但由于周圍地鍵合線的屏蔽使得這種負(fù)面效應(yīng)非常微弱，最緊耦合的排列方式反而使得信號(hào)的質(zhì)量得到了提升。

圖6（a）DQ 插損的對(duì)比采用 3.2中得出的單端優(yōu)化方案（GS 50μmSS 100μm，減少串?dāng)_）進(jìn)行對(duì)比，發(fā)現(xiàn)還是緊密排列傳輸方式質(zhì)量更高。同時(shí)采用GSG間距為50μm與GSGSGSG的緊密排列方式驗(yàn)證得出結(jié)論，緊密排列同樣略優(yōu)于無(wú)外加影響的方式。從而可以得出：只要引線鍵合芯片的焊盤(pán)分布較為合理，鍵合線緊密排列多導(dǎo)體傳輸會(huì)保持最好的信號(hào)質(zhì)量。圖6（a）中還驗(yàn)證了表面微帶線3000μm和平面波導(dǎo)結(jié)構(gòu)，這里采用設(shè)計(jì)最小的20μm/20μm線寬線距，可以看出CPW單端傳輸能力優(yōu)于普通微帶線，遠(yuǎn)高于原鍵合線傳輸結(jié)構(gòu)[1]，工藝允許條件下單端信號(hào)盡量通過(guò)平面走線傳播。

圖6（b）通過(guò)差分信號(hào)的插損結(jié)果可以得到和3.2節(jié)仿真分析GS間距對(duì)差分信號(hào)質(zhì)量中類似的結(jié)論。在緊耦合情況下，差分線的抗干擾能力很強(qiáng)，不論周圍是否有鍵合線，插入損耗幾乎沒(méi)有變化，結(jié)果在仿真中重合。表層采用 CPW 的方式傳播差分信號(hào)反而使得差分信號(hào)的插入損耗減小，這是由于間距20μm小于與地層的間距30μm，導(dǎo)致差模阻抗減小、失配增加，差分鍵合線匹配程度反而高于平面走線。

3.5 DDR系統(tǒng)眼圖仿真分析

圖7 是Ansys designer下DDR信號(hào)眼圖仿真的電路圖，從之前優(yōu)化的DQ、DQS鍵合傳輸線末端建立等長(zhǎng)并行時(shí)序約束表層走線至倒裝芯片對(duì)應(yīng)網(wǎng)絡(luò)焊盤(pán)處，從而完成整體系統(tǒng)互連結(jié)構(gòu)。求解對(duì)應(yīng)傳輸結(jié)構(gòu) S 參數(shù)的仿真結(jié)果以建立 N-port無(wú)源模型。導(dǎo)入行為級(jí)模型，建立兩芯片的驅(qū)動(dòng)端和接收端。圖中僅示意了LANE1中DQ0信號(hào)在write模式下所建立的系統(tǒng)仿真DDR電路圖，其余鏈路可依次導(dǎo)入建立模型添加激勵(lì)、探頭等進(jìn)行仿真。

圖7 系統(tǒng)仿真DDR電路圖

圖8 為L(zhǎng)ANE1至LANE4 所有仿真鏈路的DQ及DQS的眼圖結(jié)果，所使用的分析碼型是偽隨機(jī)碼，從圖中可以看出信號(hào)的時(shí)序正確，眼高眼寬良好，有足夠的建立時(shí)間及保持時(shí)間，從而驗(yàn)證了通過(guò)上述布線方案可以實(shí)現(xiàn)高密度信號(hào)走線的系統(tǒng)級(jí)傳輸。

圖8 DQ和DQS全鏈路系統(tǒng)仿真眼圖

4 結(jié)束語(yǔ)

本文針對(duì)一款引線鍵合芯片與倒裝芯片的三維堆疊系統(tǒng)級(jí)封裝中的DDR信號(hào)完整性問(wèn)題，研究得出以GSSG鍵合線波導(dǎo)傳輸模型為主的影響單端信號(hào)以及差分信號(hào)質(zhì)量的不同因素，并且提出了優(yōu)化方案。根據(jù)研究成果，最終實(shí)現(xiàn)了高質(zhì)量的信號(hào)傳輸。建議引線鍵合芯片焊盤(pán)分布設(shè)計(jì)的工程師們合理設(shè)計(jì)地電與信號(hào)輸出分布，以使得針對(duì)未來(lái)高堆疊長(zhǎng)距離高弧度的鍵合線，在最小設(shè)計(jì)規(guī)則的緊密排列下達(dá)到更好的信號(hào)傳輸效果。

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The Simulation Analysis of Parallel Bonding W ire Signal in a3DSystem-in-Package

WANGQixiang1,2,3,CAO Liqiang1,2,3,ZHOU Yunyan1,3
（1.National Center for Advanced Packaging（NCAPChina）,Wuxi214135,China; 2.University of Chinese Academy of Sciences,Beijing 100049,China; 3.Institute of Microelectronics,Chinese Academy of Sciences,Beijing 100029,China）

Today's portable electrical devices can run atgigabits per second(Gbps),but the bandw idth of the channel lim its its performance.Among all the transm ission structures between the chips and substrates,the bonding w ire is the most commonly used， but it is becom ingAmajor bandw idth constraint.This paper is based on the research and development projectof high-density w iring System-in-Package.Modeling analysis is conducted w ith the full-wave electromagnetic field simulation tools to research the influences of different parameterson DDR single-ended and differential signal transmission quality of the bondingw ire transm ission line.Finally,through the optimization of bonding w ire design,the simulation results were verified by eye diagram.

bondingw ire;System-in-Package;DDR;single-ended signal;differentialsignal

TN403

A

1681-1070 （2017） 03-0013-06

王祺翔（1992—），男，朝鮮族，吉林長(zhǎng)春人，碩士，主要研究方向?yàn)橄到y(tǒng)級(jí)封裝設(shè)計(jì)與電學(xué)仿真；

2016-11-21

曹立強(qiáng)（1974—），男，博士，研究員，主要從事系統(tǒng)級(jí)封裝和先進(jìn)封裝的有限元建模；

周云燕（1980—），女，博士，研究員，研究方向?yàn)殡姶欧抡娣椒▽W(xué)與電磁仿真軟件設(shè)計(jì)。