可變頻任意波形發(fā)生器設(shè)計

余先濤，孔文勝

(武漢理工大學(xué) 機電工程學(xué)院，湖北 武漢 430070)

任意波形發(fā)生器( Arbitrary Waveform Generator，AWG)作為測試儀器的一種，可以為測試系統(tǒng)提供各類基本及復(fù)雜的信號，普遍運用在工業(yè)控制、醫(yī)療和通信等領(lǐng)域。多種電子設(shè)備的檢測都需要測試信號的激勵，波形發(fā)生器作為測試系統(tǒng)中不可或缺的源頭，成為實際應(yīng)用中最普遍使用的電子設(shè)備之一，與示波器、萬用表等設(shè)備一起成為最基本的測試儀器[1]。任意波形發(fā)生器的主要功能有：提供基本的函數(shù)波形，生成任意波形以及下載傳輸復(fù)雜信號，該3種功能使其具備很強的實用性和靈活性。因此，在航空、通信等高科技領(lǐng)域也得到了廣泛應(yīng)用[2]。

任意波形發(fā)生器的實現(xiàn)經(jīng)歷了模擬電路到數(shù)字電路的巨大轉(zhuǎn)變，傳統(tǒng)的波形發(fā)生器全部表現(xiàn)為模擬電路，采用機械驅(qū)動電容器或諧振腔等可變元件的方法調(diào)節(jié)頻率，此類調(diào)節(jié)方式往往受到模擬元件的限制，調(diào)節(jié)范圍小，結(jié)構(gòu)復(fù)雜，難以產(chǎn)生復(fù)雜的波形；采用微處理器和數(shù)模轉(zhuǎn)換器(Digital to Analog Converter,DAC)組成的波形發(fā)生器，取代了機械驅(qū)動調(diào)節(jié)頻率的方式，使用數(shù)字電路合成頻率的方法，對基準(zhǔn)頻率源進行分頻和變頻，由此產(chǎn)生比較復(fù)雜的波形[3]；頻率合成技術(shù)的發(fā)展給波形發(fā)生器帶來了性能上的巨大提升，直接數(shù)字合成技術(shù)(Direct Digital Synthesis，DDS)采用全數(shù)字的方式，相比其他實現(xiàn)方式具有頻率分辨率高、頻率轉(zhuǎn)換速率快、相位連續(xù)可變等優(yōu)點。DDS原理在于采樣還原信號，對于一個固定頻率的信號，如果以某一固定的時間間隔進行采樣，則原始信號可以通過采樣值恢復(fù)出來。筆者在對DDS性能進行分析后，詳細介紹了一種基于FPGA(Field Programmable Gate Array)實現(xiàn)DDS技術(shù)的方案，實現(xiàn)了可編程的多頻雙通道任意波形輸出。通過最終性能測試證明了該設(shè)計的有效性和實用性。

1 設(shè)計原理及方案分析

1.1 DDS系統(tǒng)原理

直接數(shù)字合成技術(shù)從相位角度出發(fā)，通過設(shè)置頻率控制字得出相位值，對波形存儲器進行查表從而直接合成所需的波形，其特點包括響應(yīng)速度快、頻率分辨率高、轉(zhuǎn)換速度快以及能夠產(chǎn)生任意波形等。

DDS系統(tǒng)的理論基礎(chǔ)為Nyquist采樣定理，根據(jù)該理論，在模/數(shù)信號轉(zhuǎn)換過程中，被采樣數(shù)字信號若要完整恢復(fù)原始信號的信息，則在采樣過程中，采樣頻率fs要高于信號最高頻率fmax的兩倍(fs>2fmax)。但是該原理在DDS技術(shù)中的應(yīng)用是相反的過程，DDS系統(tǒng)不是對模擬信號進行采樣，而是根據(jù)已經(jīng)數(shù)字化的采樣量化值，采取某種方式將模擬信號恢復(fù)出來[4]。

DDS系統(tǒng)的典型結(jié)構(gòu)如圖1所示，該系統(tǒng)由參考時鐘、相位累加器、波形存儲器、D/A 轉(zhuǎn)換器(DAC)和低通濾波器(Low-Pass Filter，LPF)5個部分構(gòu)成[5]。

圖1 DDS系統(tǒng)結(jié)構(gòu)

其中K為頻率控制字，N為相位累加器位數(shù)，相位累加器與波形存儲器相連，N值也為波形儲存器的存儲深度，fc為參考時鐘頻率，fo為系統(tǒng)輸出頻率。波形幅度值預(yù)先置于存儲器中，通過設(shè)置頻率控制字得出相位值，對波形存儲器進行查表從而得到所需的波形值。

由傅立葉原理可知，時域內(nèi)不同頻率的正弦波信號疊加可以構(gòu)成任何所需的波形信號，下面以正弦波為例，分析K值對于輸出波形頻率的影響。正弦波信號以某一固定間隔采樣、量化后，將量化值存儲在波形存儲器中，假設(shè)存儲的幅度量化值有2N個，相位累加器的位數(shù)為N?，F(xiàn)以頻率為fc的系統(tǒng)時鐘進行采樣，即時鐘周期為Tc。取頻率控制字K的值為k，即相位累加器的相位步進值為k，在系統(tǒng)時鐘的控制下，經(jīng)過2N/k個時鐘周期后，相位累加器輸出所有的相位值，波形存儲器也取出所有的幅度值，即輸出正弦信號循環(huán)一周，此時輸出正弦波的周期為：

(1)

輸出頻率為：

(2)

根據(jù)式(2)可知，任意波形發(fā)生器的輸出頻率由采樣頻率fc、頻率控制字K及相位累加器的位數(shù)N共同決定。一般而言，相位累加器的位數(shù)N和系統(tǒng)的采樣頻率fc在設(shè)計時已經(jīng)固定，編程改變頻率控制字K值即可獲得不同頻率的波形。

1.2 方案可行性分析

以DDS技術(shù)實現(xiàn)的任意波形發(fā)生器融合了數(shù)字處理技術(shù)與信號合成理論，與鎖相頻率合成技術(shù)具有本質(zhì)上的差別，其性能上也存在著獨特之處，主要體現(xiàn)在以下幾個方面：

(1)輸出頻率相對帶寬寬。根據(jù)式(2)，當(dāng)頻率控制字K為1時，DDS系統(tǒng)的輸出頻率為最低輸出頻率，當(dāng)相位累加器的字長N很大時，最低輸出頻率可達到微赫茲。DDS系統(tǒng)的最高輸出頻率受到時鐘頻率和抽樣定理的限制，最高可達0.5fc，在實際應(yīng)用中，考慮到濾波器的非理想特性，一般認(rèn)為最高輸出頻率為0.4fc。

(2)頻率分辨率高。DDS系統(tǒng)的頻率分辨率就是其最小頻率步進值，即最小輸出頻率，頻率分辨率取決于參考頻率fc和相位累加器字長N，本設(shè)計采用的N為48，fc為100 MHz，則頻率分辨率為3.55e-7，超高的頻率分辨率可以使輸出頻率逼近頻率的連續(xù)變換。

(3)頻率轉(zhuǎn)換時間快。所謂頻率轉(zhuǎn)換時間即為連續(xù)輸出兩個不同頻率的信號相隔的時間，對于DDS系統(tǒng)，該時間即為頻率控制字K的傳輸時間，一般只需要幾個時鐘周期，本設(shè)計采用100 MHz的參考頻率，則頻率轉(zhuǎn)換時間為幾百納秒，可見DDS系統(tǒng)輸出不同頻率的信號可以近似認(rèn)為是實時的。

(4)頻率變換時相位保持連續(xù)。改變DDS系統(tǒng)的輸出頻率，實際上是通過改變頻率控制字K，改變相位累加的速率，這個過程中相位函數(shù)曲線是連續(xù)的，只是在改變頻率的瞬間其斜率發(fā)生了突變，因而保持了輸出信號相位的連續(xù)。

(5)可輸出任意波形。DDS系統(tǒng)中，波形存儲器用于事先存儲波形的離散幅值，改變在RAM(Random Access Memory)中的函數(shù)表格，即可輸出所需的波形。

由于DDS技術(shù)具備的獨特性能，市場上逐漸出現(xiàn)了高度集成的DDS專用芯片，該類芯片使用起來較為簡單，可以直接輸出高質(zhì)量的波形信號。專用DDS芯片覆蓋的頻率范圍較廣，內(nèi)部集成了高分辨率的DA轉(zhuǎn)換器，可直接輸出高質(zhì)量的波形信號，而且功耗較低。但是此類芯片存在明顯的不足：只能產(chǎn)生非常有限的波形，靈活性差。這是因為芯片內(nèi)部采用只讀存儲器(Read-Only Memory，ROM)來存儲波形數(shù)據(jù)，芯片出廠時內(nèi)部數(shù)據(jù)已經(jīng)固定，無法根據(jù)用戶需求進行改變。

相比專用DDS芯片，采用可編程邏輯器件實現(xiàn)DDS技術(shù)具有更強的靈活性?，F(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)內(nèi)部集成了波形存儲RAM，不同于只讀存儲器，它不僅讀取速度快，而且隨時可以修改內(nèi)部數(shù)據(jù)，實現(xiàn)任意波形的輸出。與此同時，基于FPGA實現(xiàn)的DDS系統(tǒng)可以根據(jù)用戶需求進行功能上的修改和增刪，方便了對任意波形發(fā)生器進行二次開發(fā)。價格方面，高性能的專用DDS芯片售價達到上百美元，是高性能FPGA芯片的幾倍，采用FPGA進行開發(fā)有助于降低設(shè)計成本。

FPGA技術(shù)提供了靈活性和快速原型的能力， 用戶可以多次測試不同的想法，并在硬件中完成驗證，而無需經(jīng)過設(shè)計專用DDS芯片的漫長過程，縮減了產(chǎn)品的研發(fā)時間，再加上豐富的EDA工具的支持，非常適合于任意波形發(fā)生器的數(shù)字部分的設(shè)計。綜上所述，本設(shè)計采取以FPGA芯片實現(xiàn)DDS技術(shù)的設(shè)計方法。

2 硬件電路設(shè)計

2.1 總體設(shè)計方案

硬件設(shè)計在滿足系統(tǒng)功能指標(biāo)的前提下，采取模塊化的設(shè)計方法，使得電路結(jié)構(gòu)清晰、設(shè)計簡便，硬件系統(tǒng)框圖如圖2所示。

該硬件系統(tǒng)主要由ARM控制模塊、波形產(chǎn)生模塊、模擬處理模塊、液晶驅(qū)動模塊和電源模塊組成。

(1)電源模塊環(huán)繞整個系統(tǒng)，為各部分提供合適的輸入電壓。

(2)波形產(chǎn)生模塊位于FPGA內(nèi)部，DDS系統(tǒng)產(chǎn)生波形的數(shù)字信號，輸入至高速DAC芯片AD9708，完成數(shù)模轉(zhuǎn)換后，由模擬電路進行平滑、放大衰減等處理，輸出平穩(wěn)的模擬信號。

(3)外部25M晶振輸入FPGA，經(jīng)內(nèi)部鎖相環(huán)倍頻和分頻后分為兩路，一路時鐘信號輸入DDS系統(tǒng)，一路時鐘提供給高速DAC芯片。

圖2 硬件系統(tǒng)框圖

(4)主控ARM芯片采用STM32系列產(chǎn)品，該系列產(chǎn)品既可以實現(xiàn)系統(tǒng)的控制任務(wù)，又具有成本低、功耗小等優(yōu)點，STM32配以8 M的晶振，工作頻率較低，從而降低功耗，STM32通過內(nèi)部的可變靜態(tài)存儲控制器(FSMC)與FPGA通信，簡化了通信過程，數(shù)據(jù)傳遞更快捷有效。

(5)系統(tǒng)配有兩片相同的FLASH芯片，一片用于上電時配置FPGA內(nèi)部數(shù)據(jù)，另一片與STM32通信，用于存儲開機所需畫面的數(shù)據(jù)和字庫。

2.2 D/A轉(zhuǎn)換器

系統(tǒng)選用ADI公司的8位分辨率產(chǎn)品AD9708，該芯片為電流型DAC，由一個大型PMOS電流源陣列組成，提供高達20 mA的總電流，分為兩路輸出IoutA和IoutB，既可以通過互補方式輸出電流，也可以轉(zhuǎn)換為IoutA單端電壓，D/A轉(zhuǎn)換電路如圖3所示。

圖3 AD9708的D/A轉(zhuǎn)換電路圖

在該電路中，ARB_AMP為AD9708的參考電壓，來自STM32內(nèi)部的數(shù)模轉(zhuǎn)換器，程序控制該電壓值的范圍為0～1.25 V，ARB_CLK是由FPGA芯片內(nèi)部PLL輸出的時鐘信號，為AD9708提供100 MHz的轉(zhuǎn)換速率。根據(jù)系統(tǒng)的設(shè)計指標(biāo)，DDS系統(tǒng)輸出波形的最高頻率為10 MHz，因此100 M的SPS轉(zhuǎn)換速率完全可以滿足最高頻率波形的數(shù)模轉(zhuǎn)換要求。

AD9708提供差分電流輸出，采用差分輸出時，可以有效抑制信號中的共模噪聲，當(dāng)差分信號作為后端運放的輸入級時，還可高效抑制外界環(huán)境中的電磁干擾，兩個差分端的電流值共同分擔(dān)AD9708的滿量程輸出電流20 mA。

由于AD9708是一款電流輸出型的DAC，而且以差分電流方式輸出，因此輸出側(cè)需要一顆I-V精密運放，實現(xiàn)電流耦合及電流至電壓轉(zhuǎn)換，同時提高數(shù)模轉(zhuǎn)換器的驅(qū)動能力[6]，本設(shè)計采用LMH6643芯片進行轉(zhuǎn)換，該芯片內(nèi)部集成了兩個運算放大器，系統(tǒng)采用其中一個用于差分放大電路，產(chǎn)生中心在零點的波形。

2.3 濾波電路

圖4 濾波器幅頻和相頻特性

由DAC輸出的模擬信號為階梯狀電平，同時含有復(fù)雜的頻譜分量及雜波，因此需要濾波器平滑波形，保持有效分量以及抑制雜波。筆者選取濾波器時盡量保證通帶內(nèi)波形平坦，因此采用7階巴特沃斯濾波器。根據(jù)設(shè)計需求，DDS系統(tǒng)輸出波形的最高頻率為10 MHz，由于濾波器的過渡帶較長，為提高波形的最高頻率，將濾波器-3dB的截止頻率定為40 MHz。

3 邏輯系統(tǒng)設(shè)計

邏輯系統(tǒng)的設(shè)計是任意波形發(fā)生器設(shè)計的關(guān)鍵，F(xiàn)PGA芯片實現(xiàn)了DDS原理，完成了時鐘倍頻分頻、相位累加器、波形存儲器等多個功能及器件。本系統(tǒng)采用的是Altera公司第IV代Cyclone產(chǎn)品EP4CE6E144，該芯片采取60 nm低功耗工藝，采用1.2 V內(nèi)核電壓，包含6 272個邏輯單元，144個引腳，采用EQFP封裝。

3.1 DDS模塊

在邏輯系統(tǒng)的設(shè)計中，DDS模塊為最核心的

部分，通過累加頻率控制字K得到相位值，以相位值作為地址值對波形RAM查表，輸出波形的幅度值。DDS模塊的原理示意圖如圖5所示，主要組成部分為相位累加器、地址計數(shù)器和可讀寫的波形存儲RAM，其中FREQ為頻率控制字，Wr_addr為寫地址，Rd_addr為讀地址。波形存儲器的寫地址由地址計數(shù)器在系統(tǒng)時鐘的作用下產(chǎn)生，完成波形幅值的存儲；讀地址則由相位累加器根據(jù)頻率控制字輸出相位值。相位累加器可看作一個加法器與一個鎖存器的級聯(lián)，加法器輸出端與鎖存器相連，兩個輸入端分別為頻率控制字K和鎖存器輸出端的反饋，在系統(tǒng)時鐘的作用下，對頻率控制字進行累加[7]，加法器量滿溢出后變?yōu)榱?，相鄰兩次歸零的時間差即為一個周期。

圖5 DDS模塊原理圖

根據(jù)式(2)，當(dāng)K的取值為1時，輸出波形的頻率為系統(tǒng)的頻率分辨率，若使系統(tǒng)具備輸出較高頻率波形的能力，可提高系統(tǒng)的采樣頻率[8]，因此采取100 MHz的時鐘頻率。若使系統(tǒng)獲取較高的頻率分辨率，則需增加相位累加器的位數(shù)。根據(jù)系統(tǒng)的設(shè)計需求，為達到1 μHz的頻率分辨率，計算得相位累加器的位數(shù)至少為47位，為方便數(shù)據(jù)的傳輸，取累加器的數(shù)據(jù)位為48 bit[32]。在數(shù)據(jù)傳輸過程中，為減少數(shù)據(jù)的截斷誤差，取頻率控制字K與相位累加器的位數(shù)相同，而輸入數(shù)據(jù)線為16 bit，因此將K值分三次傳輸，在時鐘沿控制下，分別將K值的bit[0-15]、bit[16-31]和bit[32-47]依次鎖存。相位累加器模塊的邏輯電路如圖6所示。

圖6 相位累加器模塊

相位累加器主要由3個16 bit的寄存器、一個48位的加法器和一個48 bit的寄存器組成。其中16位寄存器分別用于存儲頻率控制字的高中低部分，在各寄存器時鐘信號的控制下，STM32通過FSMC數(shù)據(jù)總線分時傳送頻率控制字的部分?jǐn)?shù)據(jù)位。得到完成的FREQ之后，加法器將其與寄存器中保存的數(shù)據(jù)累加，在時鐘信號作用下，相位結(jié)果再次保存至寄存器中。

3.2 波形存儲RAM

相位累加器輸出相位值之后， 作為波形存儲RAM的地址值進行查表得到波形幅度值，圖7為波形存儲RAM的設(shè)計。

圖7 波形存儲RAM

波形存儲RAM的寫地址由地址計數(shù)器在系統(tǒng)時鐘的作用下產(chǎn)生，完成波形幅值的存儲，讀地址則由頻率控制字截取得到。由于單端口RAM只有一組地址線和數(shù)據(jù)線，因此采用二選一數(shù)據(jù)選擇器分時輸出讀寫地址，同時配合RAM中的寫使能位工作，在寫使能有效時，二選一數(shù)據(jù)選擇器選用寫地址，波形數(shù)據(jù)存入RAM中；寫使能無效時，選用讀地址，RAM根據(jù)地址輸出相應(yīng)的波形數(shù)據(jù)。

4 系統(tǒng)測試

本次測試主要進行波形種類及系統(tǒng)參數(shù)的驗證，主要針對任意波形發(fā)生器的三個方面進行測試：生成波形種類、頻率精度和幅度精度。本次測試采用的儀器為安捷倫公司的4通道數(shù)字示波器DSOX2014A，帶寬100 MHz，可滿足系統(tǒng)最大輸出頻率為10 MHz的測試要求，每通道最大采樣率可達2 GSa/s，可提供更細節(jié)的波形數(shù)據(jù)。

任意波形發(fā)生器可生成直流波、方波、指數(shù)波、三角波、噪聲、正弦波、鋸齒波、負(fù)鋸齒、SINC、猝發(fā)波共10種波形，根據(jù)系統(tǒng)的輸出阻抗為50 Ω，采取的測試方法為任意波形發(fā)生器外接50 Ω的測試件，示波器并聯(lián)測試件并采集波形，圖8顯示了頻率1 MHz，10 Vpp的正弦波和頻率100 kHz，2.5 Vpp的猝發(fā)波。

任意波形發(fā)生器的波形輸出頻率的設(shè)計指標(biāo)最大10 MHz，本次測試選取多個頻率點，根據(jù)實測數(shù)據(jù)計算得到頻率的誤差，頻率測試結(jié)果如表1所示。

表1 頻率測試結(jié)果

任意波形發(fā)生器的波形幅度值的設(shè)計指標(biāo)為最大10 Vpp，本次測試以正弦波為測試對象，選取6組Vpp值：500 mV、1 V、2 V、8 V、10 V，各幅值的測試數(shù)據(jù)如圖8～圖9所示，根據(jù)測試結(jié)果，幅度值誤差均控制在1.6%之內(nèi)。

圖8 正弦波與猝發(fā)波形測試圖

圖9 幅度精度測試值

5 總結(jié)

筆者在分析了DDS原理之后，提出以可編程邏輯器件實現(xiàn)DDS技術(shù)的方案，比較了該方案與其他實現(xiàn)方法的優(yōu)點所在。本設(shè)計基于FPGA+ARM+DAC的硬件平臺，實現(xiàn)了DDS技術(shù)，其中在FPGA內(nèi)部完成相位累加器、波形存儲RAM的設(shè)計，并給出了DA轉(zhuǎn)換電路和濾波器的具體設(shè)計，最終實現(xiàn)的任意波形發(fā)生器具備響應(yīng)速度快、頻率分辨率高等優(yōu)點。經(jīng)測試，系統(tǒng)能夠產(chǎn)生正弦波、方波以及猝發(fā)脈沖等設(shè)計波形，頻率和幅度精度也達到了設(shè)計要求，實現(xiàn)了便捷實用、性能優(yōu)良的設(shè)計初衷。

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