SoC FPGA在聲波測井?dāng)?shù)據(jù)采集系統(tǒng)中的應(yīng)用

張成暉， 葉朝輝, 張立偉, 吳 楠

(清華大學(xué) 自動化系，北京 100084)

應(yīng)用技術(shù)

SoC FPGA在聲波測井?dāng)?shù)據(jù)采集系統(tǒng)中的應(yīng)用

張成暉， 葉朝輝, 張立偉, 吳 楠

(清華大學(xué) 自動化系，北京 100084)

傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)采用現(xiàn)場可編程門陣列+數(shù)字信號處理器(FPGA+DSP)架構(gòu)，復(fù)雜化了硬件設(shè)計，增加了系統(tǒng)功耗。以SoC FPGA為核心搭建的聲波測井?dāng)?shù)據(jù)采集系統(tǒng)，充分發(fā)揮了微處理器控制能力強(qiáng)和現(xiàn)場可編程門陣列靈活的特點(diǎn)，利用總線互聯(lián)通信等SoC技術(shù)，簡化了硬件設(shè)計，降低了電路功耗，提高了系統(tǒng)的可靠性。

聲波測井; 數(shù)據(jù)采集; 片上系統(tǒng)現(xiàn)場可編程門陣列(SoC FPGA)

0 引 言

聲波測井是地球物理測井中的主要測井方法之一，其目的就是運(yùn)用聲波在巖層中的各種傳播規(guī)律，測量所鉆地層的地質(zhì)和巖石物理參數(shù)，來獲取地層的油、氣藏的存在與巖性等特征[1]。近年來，陣列聲波測井技術(shù)得到迅速發(fā)展，此類聲波測井儀器上安裝有多組聲波發(fā)射、接收探頭陣列，通過不同的發(fā)射接收的探頭陣列組合，儀器可以完成多種模式的聲波采集，文獻(xiàn)[2]提到的交叉偶極聲波測井(XMAC)偶極陣列聲波測井儀器就具有單級時差測量、單級全波偶極線性全波測量、交叉偶極測量3種不同的測量模式，多種測量模式提升了測井儀器工作的能力和范圍，同時也對儀器的數(shù)據(jù)采集電路提出了更高的要求。

過去，主控電路多以多片數(shù)字信號處理器+現(xiàn)場可編程門陣列(DSP+FPGA)搭配模數(shù)轉(zhuǎn)換器(ADC)的架構(gòu)實(shí)現(xiàn)，文獻(xiàn)[3，4]中提到的兩種聲波測井?dāng)?shù)據(jù)采集電路。其中FPGA控制ADC負(fù)責(zé)多種模式下聲波模擬信號采集，DSP負(fù)責(zé)完成數(shù)字濾波、數(shù)據(jù)壓縮、傳感器控制、電纜通信等任務(wù)。DSP與FPGA，DSP和DSP之間通過低速的工業(yè)通信接口(SPI、Mcbsp等)或處理器外部總線接口連接。多芯片的結(jié)構(gòu)復(fù)雜化了板級電路設(shè)計，芯片之間的頻繁通信也容易產(chǎn)生錯誤，由此產(chǎn)生的儀器井下故障會帶來巨大的財力、人力損失；這在可靠性和穩(wěn)定性要求嚴(yán)格的石油工業(yè)領(lǐng)域是無法接受的。

隨著微電子技術(shù)的發(fā)展，片上系統(tǒng)(system on chip，SoC)已經(jīng)成為流行趨勢。SoC 可將系統(tǒng)的多個模塊或系統(tǒng)所有模塊在單芯片進(jìn)行實(shí)現(xiàn)，極大縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性[5]。

本文以Smartfuion2 SoC FPGA和AD7609模數(shù)轉(zhuǎn)換芯片為核心，設(shè)計了一種新型的用于石油聲波測井的多通道數(shù)據(jù)采集系統(tǒng)，更適合于石油工業(yè)聲波測井應(yīng)用。

1 基于SoC FPGA的數(shù)據(jù)采集系統(tǒng)整體設(shè)計

1.1 系統(tǒng)設(shè)計

基于SoC FPGA的聲波測井系統(tǒng)的結(jié)構(gòu)如圖1所示，整個測井系統(tǒng)包括地面和井下兩部分。SoC FPGA數(shù)據(jù)采集系統(tǒng)是井下的主控部分，它的作用是：1)控制激發(fā)井下的聲波換能器，激發(fā)聲波發(fā)射；2)控制聲波模擬信號前置處理電路，對32路聲波信號進(jìn)行運(yùn)算、放大、濾波等操作，最后得到8路經(jīng)過預(yù)處理的模擬信號；3)驅(qū)動AD7609模數(shù)轉(zhuǎn)換器工作，將模擬信號轉(zhuǎn)化為數(shù)字信號并進(jìn)行采集和存儲；4)對采集到的聲波數(shù)據(jù)進(jìn)行數(shù)字濾波、壓縮、打包處理，并按照指定格式通過CAN總線發(fā)送至地面控制系統(tǒng)。

圖1 基于SoC FPGA的聲波測井系統(tǒng)

1.2 SoC FPGA配置

Smartfusion2 SoC FPGA內(nèi)部系統(tǒng)由兩部分組成：微處理器子系統(tǒng)和FPGA資源(FPGA fabric)。聲波采集電路的整體流程控制、采集數(shù)據(jù)打包壓縮、上位機(jī)CAN總線通信部分被放在微處理器子系統(tǒng)中實(shí)現(xiàn)，而AD7609采集模塊、聲波采集模擬電路控制模塊、聲波換能器發(fā)射控制模塊都在FPGA上實(shí)現(xiàn)；這三個子模塊均掛接在APB(advanced peripheral bus)總線上，通過FIC(fabric interface control)模塊和AHB(advanced high-performance bus)/APB 總線矩陣與ARM Cortex—m3處理器內(nèi)核進(jìn)行雙向通信。

這樣的設(shè)計有以下好處：1)微處理器子系統(tǒng)和FPGA系統(tǒng)分別發(fā)揮了各自特點(diǎn)。前者控制、運(yùn)算能力強(qiáng)，配有標(biāo)準(zhǔn)通信接口，適合于系統(tǒng)的整體控制；后者靈活性好，時序控制能力強(qiáng)，適合于數(shù)據(jù)采集系統(tǒng)(DAS)以及其他各類子系統(tǒng)的驅(qū)動和控制。2)微處理器子系統(tǒng)和FPGA通過APB總線通信，通信速度能逼近處理器總線的通信速度，并且減少了外部復(fù)雜的地址、數(shù)據(jù)總線的硬件連線，是一種高速、低功耗的高效的數(shù)據(jù)通信方式。3)數(shù)據(jù)采集和控制系統(tǒng)集中在單芯片上，提高了系統(tǒng)整體的集成度和可靠性，降低了系統(tǒng)功耗。

1.3 SoC內(nèi)部通信和APB總線

在SoC內(nèi)部單元都通過總線進(jìn)行互聯(lián)通信，業(yè)界有多種總線標(biāo)準(zhǔn)，比較著名的SoC片上總線標(biāo)準(zhǔn)有Wishbone、Core Connect、Avalon、高級微控制器總線結(jié)構(gòu)(AMBA)等[6,7]。AMBA總線標(biāo)準(zhǔn)由ARM公司開發(fā)，隨著ARM處理器在嵌入式領(lǐng)域的廣泛應(yīng)用，AMBA總線已經(jīng)成為SoC系統(tǒng)中流行的總線標(biāo)準(zhǔn)之一[8]。AMBA總線標(biāo)準(zhǔn)中主要包含了以下三種總線：AHB、ASB(advanced system bus)、APB。其中APB總線是一種低功耗的外圍設(shè)備總線，其控制信號簡單，使用32位地址空間和32位數(shù)據(jù)空間，且讀寫數(shù)據(jù)總線獨(dú)立分開。APB總線可以通過橋接器和AHB或ASB總線連接通信， 在本文系統(tǒng)應(yīng)用中，APB總線可以直接或者通過FIC接口與AHB總線矩陣連接，然后與ARM-Cortex M3處理器進(jìn)行通信。

2 AD7609驅(qū)動模塊設(shè)計

2.1 聲波數(shù)據(jù)采集要求

聲波測井?dāng)?shù)據(jù)采集系統(tǒng)要求對各個通道的信號進(jìn)行同步采樣，同時每個數(shù)據(jù)通道的采樣率、采樣點(diǎn)數(shù)、采樣延遲均可以通過控制器進(jìn)行實(shí)時配置；系統(tǒng)采樣率最高要求達(dá)到125 kSPS，采樣點(diǎn)數(shù)依據(jù)不同的采樣序列104～336不等，采樣延遲點(diǎn)數(shù)0～511可配置；因此對模數(shù)轉(zhuǎn)換芯片,以及芯片對應(yīng)的驅(qū)動程序的開發(fā)有很高要求。這里選取了ADI產(chǎn)的AD7609模數(shù)轉(zhuǎn)換芯片。下面主要對掛接在APB總線上的AD7609采集子模塊進(jìn)行介紹，另外兩個子模塊(前置模擬電路控制模塊、聲波換能器發(fā)射模塊)的實(shí)現(xiàn)不再贅述。

2.2 AD7609簡介

AD7609是ADI生產(chǎn)的一種18位、8通道、真差分、同步采樣模數(shù)DAS芯片。其內(nèi)部用5V單電源供電，可以處理±10V和±5V真雙極性差分輸入信號，同時所有通道均能以高達(dá)200 kSPS的吞吐率采樣。AD7609采用單電源工作方式，各通道的模擬輸入阻抗為1 MΩ，因此,外部不再需要驅(qū)動運(yùn)算放大器和雙極性電源，這使得外圍的電路設(shè)計更為簡單。

2.3 AD7609串行數(shù)據(jù)接口

AD7609芯片提供了兩種數(shù)據(jù)接口：并行接口(parallel interface)和串行接口(serial interface)?？紤]到PCB布線應(yīng)盡可能減少管腳連接并保證數(shù)據(jù)可靠性，同時兼顧數(shù)據(jù)采集系統(tǒng)125 kSPS(8 μs間隔)最高的采樣率要求，選取了串行接口。該接口讀取過程中使用到以下信號CS*,SCLK,DOUTA,DOUTB。其中DOUTA串行讀取通道1～通道4的72 bit數(shù)據(jù)，DOUTB串行讀取通道5值通道8的72 bit數(shù)據(jù)。

串行讀取時鐘SCLK有嚴(yán)格要求。首先其受到管腳電壓限制，按照芯片應(yīng)用要求，數(shù)字接口管腳電壓為3.3 V時讀取時鐘頻率不能超過15 MHz。同時SCLK時鐘頻率不能太低，否則會延長串行讀取的時間(如在10 MHz下讀完72 bit數(shù)據(jù)需要7.2 μs)；此外考慮到設(shè)計的魯棒性，數(shù)據(jù)讀取過程要留出一定的時間裕度。在最高125 kSPS的采樣速率下，單次轉(zhuǎn)化時間只有8 μs，所以,串行讀取時間最好控制在6～7 μs以內(nèi)。綜合考慮后決定讀取時鐘SCLK為12 MHz，這樣串行數(shù)據(jù)接口能在6 μs完成，滿足最高采樣率的要求。

圖2為125 kSPS采樣率下AD7609時序，為了達(dá)到125 kSPS采樣率，選擇了轉(zhuǎn)換期間讀取A/D轉(zhuǎn)換結(jié)果，即前一次結(jié)果的讀取要在后一次轉(zhuǎn)換結(jié)束前完成，當(dāng)BUSY信號變低后，表示內(nèi)部已經(jīng)完成轉(zhuǎn)換，可以讀取轉(zhuǎn)換結(jié)果，CS*拉低期間表示當(dāng)前正在串行讀取數(shù)據(jù)，整個讀取過程持續(xù)6 μs。從上圖中可以看出，CS信號在BUSY信號變低前已經(jīng)失效，提前大約2 μs，該時間完全符合芯片手冊的要求，并且在實(shí)際測試中驗(yàn)證讀取結(jié)果正確。

圖2 AD7609采樣時序(125 kSPS采樣率)

2.4 APB接口內(nèi)存映射

整個驅(qū)動模塊對于Cortex—M3處理器而言相當(dāng)于一塊連續(xù)的內(nèi)存地址，對其寫入控制參數(shù)或讀取RAM中的轉(zhuǎn)換結(jié)果等同于處理器對相應(yīng)的地址的讀寫操作。如圖3所示，模塊的起始地址為0x30000000，模塊中控制參數(shù)的配置地址共有8個，對應(yīng)數(shù)據(jù)采集通道1～8(地址0x30000001～0x30000008)；通道1～8的配置數(shù)據(jù)含義定義完全一樣，31～28位為采樣序列類型，不同的采樣序列類型對應(yīng)于不同的采樣點(diǎn)數(shù)，總共可配置3種不同的采樣類型；27～25位為序列采樣率，可配置8種不同采樣率；24～16位為采樣延遲點(diǎn)數(shù)，可配置采樣延遲點(diǎn)數(shù)范圍為0～511個點(diǎn)；15～0位為保留參數(shù)位，可用于后續(xù)的驅(qū)動模塊的更新或其他功能。當(dāng)所有參數(shù)配置完成后，可向地址0x30000000寫入數(shù)據(jù)，表示啟動一次數(shù)據(jù)轉(zhuǎn)換，之后在地址0x30000100地址可以讀取數(shù)據(jù)序列轉(zhuǎn)換狀態(tài),讀取數(shù)據(jù)為0x00002222表示轉(zhuǎn)換完成，0x00001111表示正在轉(zhuǎn)換中，需要繼續(xù)等待。在0x30000100后的連續(xù)地址中存儲了8個通道的采集結(jié)果，每個通道預(yù)留了512個采樣點(diǎn)空間。

圖3 AD7609驅(qū)動模塊APB總線接口的內(nèi)存映射

3 硬件實(shí)現(xiàn)

圖4是系統(tǒng)的硬件電路模塊，電路硬件圍繞Smartfusion2 SoC和AD7609兩個核心芯片，外部搭建有電源管理模塊、50 MHz外部時鐘源、復(fù)位電路、CAN收發(fā)器電路、JTAG調(diào)試接口、參考電壓源等多個模塊。整個電路板的尺寸僅為125 mm×45 mm，十分適用于電路尺寸要求嚴(yán)格的工業(yè)數(shù)據(jù)采集領(lǐng)域。電路系統(tǒng)上電后，5 V供電電流僅為84 mA，整個數(shù)據(jù)采集系統(tǒng)功耗低于0.5 W；8個通道能在8～104 μs之間的8種不同的采樣周期下進(jìn)行同步采樣。

圖4 系統(tǒng)硬件電路模塊

4 結(jié)束語

本文介紹了以Smartfuion2 SoC FPGA和AD7609模數(shù)轉(zhuǎn)換芯片為核心搭建的多通道數(shù)據(jù)采集系統(tǒng)。與傳統(tǒng)的聲波測井?dāng)?shù)據(jù)采集系統(tǒng)比較，該系統(tǒng)集成度高，軟硬件配置簡單，整體功耗低，穩(wěn)定性和可靠性好，優(yōu)勢突出。

[1] Franco J L Arroyo,Ortiz M A Mercado,De Gopa S,等.聲波測井新技術(shù)[J].國外測井技術(shù),2007(2):53-66.

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[3] 李 蘇,李 輝,李春楠,等.數(shù)字聲波測井的數(shù)據(jù)采集與處理電路設(shè)計[J].電子測試,2011(12):5-7.

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[8] 秦 宇.基于APB總線的SPI接口IP核的設(shè)計與驗(yàn)證[D].貴州：貴州大學(xué),2015.

張成暉(1991-)，碩士研究生，主要研究領(lǐng)域?yàn)闄z測與電子技術(shù)。

Application of SoC FPGA in acoustic logging data acquisition system

ZHANG Cheng-hui， YE Zhao-hui， ZHANG Li-wei， WU Nan

(Department of Automation,Tsinghua University,Beijing 100084,China)

FPGA + DSP architecture is used in traditional data acquisition system complicates the hardware design, and increases the power consumption.In recent years,system on chip(SoC)FPGA is becoming popular in embedded systems.Acoustic logging data acquisition system based on SoC FPGA combines the advantages of both microcontroller subsystem(MSS)and FPGA fabric.The proposed data acquisition system uses SoC technology which simplifies the hardware design,reduces power consumption and improves the reliability.

acoustic logging; data acquisition; SoC FPGA

10.13873/J.1000—9787(2017)03—0150—03

2016—03—23

TP 23

A

1000—9787(2017)03—0150—03