基于串?dāng)_延時(shí)查找表的靜態(tài)時(shí)序分析方法

張 軍，王 健，來(lái)金梅

(復(fù)旦大學(xué) 專(zhuān)用集成電路與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，上海 201203)

基于串?dāng)_延時(shí)查找表的靜態(tài)時(shí)序分析方法

張 軍，王 健，來(lái)金梅

(復(fù)旦大學(xué) 專(zhuān)用集成電路與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，上海 201203)

提出了一種基于串?dāng)_延時(shí)查找表的靜態(tài)時(shí)序分析方法．該方法首先由芯片版圖提取出串?dāng)_線仿真電路，然后采用批處理仿真方式得到串?dāng)_延時(shí)庫(kù)．之后采用串?dāng)_延時(shí)分析算法，通過(guò)算法自動(dòng)計(jì)算出跳變時(shí)間差和負(fù)載，處理多攻擊線等，最終基于串?dāng)_延時(shí)庫(kù)的查找表法進(jìn)行分析計(jì)算，得到精確的串?dāng)_延時(shí)值．實(shí)驗(yàn)結(jié)果表明，采用本文提出的基于串?dāng)_延時(shí)查找表的靜態(tài)時(shí)序分析方法所留裕量在7.24%～37.70%之間，為業(yè)界可接受范圍內(nèi)．

串?dāng)_； 靜態(tài)時(shí)序分析； 串?dāng)_延時(shí)查找表； 串?dāng)_延時(shí)分析算法

隨著納米工藝的發(fā)展，互連線本身尺寸以及互連線間距越來(lái)越小，導(dǎo)致相鄰互連線間的耦合電容越來(lái)越大，串?dāng)_效應(yīng)越來(lái)越嚴(yán)重．文獻(xiàn)[1]提出在極端條件下，一個(gè)有噪聲的導(dǎo)線延時(shí)可能比沒(méi)有噪聲的導(dǎo)線延時(shí)大80%．文獻(xiàn)[2]提出互連線延時(shí)約占總延時(shí)的60%～70%，這說(shuō)明了串?dāng)_效應(yīng)對(duì)延時(shí)影響的比重會(huì)越來(lái)越大．對(duì)于靜態(tài)時(shí)序分析這種精確的分析方法必須要考慮串?dāng)_的影響，因?yàn)楫?dāng)串?dāng)_增加的延時(shí)發(fā)生在寄存器到寄存器路徑中時(shí)，有可能會(huì)導(dǎo)致建立時(shí)間和保持時(shí)間發(fā)生錯(cuò)誤，進(jìn)而導(dǎo)致時(shí)序違規(guī)．

現(xiàn)有的靜態(tài)時(shí)序分析引擎分為商業(yè)界的和學(xué)術(shù)界的．商業(yè)界的ASIC領(lǐng)域包括Synopsys公司的PrimeTime和Cadence公司的Pearl等，F(xiàn)PGA領(lǐng)域包括Xilinx公司的Trce和Altera公司的TimeQuest等，以上商業(yè)引擎都因?yàn)楸Ｃ苄裕瑹o(wú)法知道其對(duì)串?dāng)_效應(yīng)的處理方法．而學(xué)術(shù)界關(guān)于串?dāng)_效應(yīng)的研究[4-12]在應(yīng)用于靜態(tài)時(shí)序分析時(shí)則存在各種各樣的不足．首先是串?dāng)_效應(yīng)的建模方面，從文獻(xiàn)[3]中我們獲知影響串?dāng)_延時(shí)的因素包括受害線與攻擊線的間距，受害線與攻擊線的耦合長(zhǎng)度，受害線的寬度，厚度、所在金屬層等工藝因素，受害線與攻擊線的跳變方向和跳變時(shí)間差，受害線上的負(fù)載等．文獻(xiàn)[4]和文獻(xiàn)[5]中的串?dāng)_效應(yīng)未考慮到受害線與攻擊線的跳變方向以及跳變時(shí)間差對(duì)串?dāng)_延時(shí)的影響，故導(dǎo)致串?dāng)_效應(yīng)考慮不全面；文獻(xiàn)[6]提出了開(kāi)關(guān)因子的概念，給出了串?dāng)_開(kāi)關(guān)因子的上下限為2和0，但文獻(xiàn)[7]表明開(kāi)關(guān)因子的上下限為3和-1，文獻(xiàn)[8]再次從另一角度驗(yàn)證了串?dāng)_的開(kāi)關(guān)因子的上下限并非為2和0，由此可看出開(kāi)關(guān)因子的上下限存在爭(zhēng)議，而不同的開(kāi)關(guān)因子上下限則會(huì)影響到串?dāng)_效應(yīng)建模的精確性．其次是串?dāng)_處理算法方面，文獻(xiàn)[9-11]采用了“時(shí)間窗”方法，該方法認(rèn)為兩線存在“時(shí)間窗”交疊即為耦合線對(duì)，但因?yàn)樘儾⒎窃凇皶r(shí)間窗”任意時(shí)刻均發(fā)生，故存在許多虛假耦合線對(duì)，進(jìn)而導(dǎo)致其結(jié)果會(huì)過(guò)于悲觀；文獻(xiàn)[12]提出了一種表示信號(hào)線上信號(hào)跳變到達(dá)的新方法——跳變圖，提高了精度，刪除了約24%的虛假耦合線對(duì)，但“時(shí)間窗”和“跳變圖”方式均未考慮到受害線與攻擊線的跳變時(shí)間差并非只有等于0時(shí)才會(huì)發(fā)生串?dāng)_，即當(dāng)跳變時(shí)間差在一定范圍內(nèi)時(shí)也會(huì)發(fā)生串?dāng)_，故“時(shí)間窗”和“跳變圖”以外的區(qū)域也可能發(fā)生串?dāng)_．

因此針對(duì)現(xiàn)有靜態(tài)時(shí)序分析方法的不足，我們?cè)谖墨I(xiàn)[13]的基礎(chǔ)上提出了一種基于串?dāng)_延時(shí)查找表的靜態(tài)時(shí)序分析方法．文獻(xiàn)[13]主要研究靜態(tài)時(shí)序分析引擎的實(shí)現(xiàn)，而本文則主要研究串?dāng)_的建模及串?dāng)_延時(shí)分析算法的實(shí)現(xiàn)．我們首先根據(jù)芯片版圖構(gòu)建串?dāng)_線的仿真電路，然后采用批處理仿真方式得到串?dāng)_延時(shí)庫(kù)．之后采用串?dāng)_延時(shí)分析算法，通過(guò)算法計(jì)算出跳變時(shí)間差和負(fù)載，處理多攻擊線等，最終基于串?dāng)_延時(shí)庫(kù)的查找表法進(jìn)行分析計(jì)算，得到精確的串?dāng)_延時(shí)值．

1 串?dāng)_延時(shí)庫(kù)構(gòu)建

1.1 構(gòu)建串繞線的仿真電路

前文中我們提到，影響串?dāng)_延時(shí)的因素包括受害線與攻擊線的間距，受害線與攻擊線的耦合長(zhǎng)度，受害線的寬度、厚度、所在金屬層等工藝因素，受害線與攻擊線的跳變方向和跳變時(shí)間差，受害線上的負(fù)載等．而跟電路構(gòu)建有關(guān)的因素包括： (1) 受害線與攻擊線的間距；(2) 受害線與耦合線的耦合長(zhǎng)度；(3) 受害線的寬度、厚度、所在金屬層等工藝因素．

我們需要根據(jù)以上因素，從芯片版圖中抽象出不同種類(lèi)的串?dāng)_線電路．針對(duì)不同種類(lèi)的串?dāng)_線電路，我們構(gòu)建了形如圖1的電路．

圖1中Buffer為緩沖器，Aggressor為攻擊線，Victim為受害線，Space為受害線與攻擊線的間距，Couple_Length為受害線與攻擊線的耦合長(zhǎng)度．本文以復(fù)旦大學(xué)FDP5 FPGA芯片[14]為例，來(lái)構(gòu)建串?dāng)_線電路．

1.2 批處理仿真串?dāng)_延時(shí)值

待串?dāng)_線電路構(gòu)建完成，我們通過(guò)編寫(xiě)腳本，改變激勵(lì)變量的方式進(jìn)行批處理，進(jìn)而得到串?dāng)_延時(shí)值．而影響串?dāng)_延時(shí)的激勵(lì)變量為受害線與攻擊線的跳變時(shí)間差、受害線上的負(fù)載以及受害線與攻擊線的跳變方向3個(gè)因素．

首先對(duì)于受害線與攻擊線的跳變時(shí)間差(我們定義受害線比攻擊線先跳變時(shí)，跳變時(shí)間差為正，反之為負(fù))，根據(jù)文獻(xiàn)[8]得知，當(dāng)Tr>D1c或者Tr<-D1c時(shí)(Tr表示跳變時(shí)間差，D1c表示當(dāng)受害線信號(hào)跳變時(shí)攻擊線電平固定時(shí)受害線的延時(shí)值)，受害線的延時(shí)值固定，也就是說(shuō)跳變時(shí)間差只有在-D1c～D1c范圍內(nèi)才會(huì)影響到串?dāng)_延時(shí)值．基于以上結(jié)論，我們針對(duì)FDP5芯片進(jìn)行了大量仿真，得到FDP5芯片的D1c約為1ns．因此在仿真中，我們?cè)O(shè)置的跳變時(shí)間差范圍在-1～1ns之間．在該范圍內(nèi)我們根據(jù)經(jīng)驗(yàn)值選取了11個(gè)值進(jìn)行了仿真從而得到串?dāng)_延時(shí)值，若跳變時(shí)間差不是該11個(gè)值，則利用線性插值法求?。?/p>

而對(duì)于受害線上的負(fù)載，同樣存在一定的范圍．我們對(duì)FDP5芯片中互連線上的負(fù)載范圍進(jìn)行了統(tǒng)計(jì)，最終得到互連線上的負(fù)載范圍在10～500μF之間．我們同樣在該范圍內(nèi)根據(jù)經(jīng)驗(yàn)值選取11個(gè)值仿真得到串?dāng)_延時(shí)值，若受害線上的負(fù)載不是該11個(gè)值，則利用線性插值法求?。?/p>

最后對(duì)于受害線與攻擊線的跳變方向，則分為3種情況： In_Phase，Out_Phase和Aggressor_Constant．其中In_Phase為受害線和攻擊線跳變方向相同，Out_Phase為受害線和攻擊線跳變方向相反，Aggressor_Constant為在受害線跳變時(shí)攻擊線電平固定．

之后我們編寫(xiě)腳本進(jìn)行批處理，其流程圖如圖2所示．

圖2中Cload為受害線上的負(fù)載，Offset為受害線與攻擊線的跳變時(shí)間差，Jumpdirection為受害線與攻擊線的跳變方向．通過(guò)修改三者的值，利用批處理腳本，作用于串?dāng)_線電路網(wǎng)表，即可得到每種電路的串?dāng)_延時(shí)庫(kù)．

1.3 生成串?dāng)_延時(shí)庫(kù)

串?dāng)_線電路通過(guò)1.2節(jié)中方法進(jìn)行仿真后，最終對(duì)于每種電路，我們會(huì)得到形如圖3的3張二維查找表(LUT)．3張表分別描述了串?dāng)_延時(shí)與跳變時(shí)間差和負(fù)載的關(guān)系： (a) 表為跳變同向時(shí)的延時(shí)，(b) 表為跳變反向時(shí)的延時(shí)，(c) 表為受害線跳變時(shí)攻擊線電平固定不變時(shí)的延時(shí)．

2 串?dāng)_延時(shí)分析算法

串?dāng)_延時(shí)分析算法是我們開(kāi)發(fā)的分析計(jì)算串?dāng)_延時(shí)的算法．通過(guò)該串?dāng)_延時(shí)分析算法，我們可以分析計(jì)算出電路網(wǎng)表的串?dāng)_延時(shí)以及包含串?dāng)_延時(shí)的最大關(guān)鍵路徑延時(shí)，進(jìn)而可以精確地預(yù)估電路的最大工作頻率．

串?dāng)_延時(shí)分析算法主要涉及到以下幾個(gè)方面：

(1) 跳變時(shí)間差及負(fù)載計(jì)算；(2) 多攻擊線串?dāng)_分析算法；(3) 基于串?dāng)_延時(shí)庫(kù)的查找表法.

串?dāng)_延時(shí)分析算法的整體流程圖如圖4(見(jiàn)第802頁(yè))所示．

2.1 跳變時(shí)間差及負(fù)載計(jì)算

跳變時(shí)間差是通過(guò)關(guān)鍵路徑搜索算法獲得．關(guān)鍵路徑搜索算法是基于拓?fù)渑判虻囊环N搜索算法，除了能獲取最大關(guān)鍵路徑的延時(shí)，也可以獲取每個(gè)節(jié)點(diǎn)的到達(dá)時(shí)間．因此我們可以利用受害線和攻擊線的起點(diǎn)的到達(dá)時(shí)間來(lái)計(jì)算跳變時(shí)間差．

文獻(xiàn)[15]提出一種負(fù)載計(jì)算模型，但該模型僅局限于計(jì)算互連開(kāi)關(guān)的負(fù)載情況，我們參考并應(yīng)用至串?dāng)_線的負(fù)載計(jì)算，其負(fù)載計(jì)算模型如圖5所示．

在FDP5芯片中，互連線后連接的都是MUX或Buffer這種結(jié)構(gòu)，而其輸入負(fù)載又包括Cin、Coff，輸出負(fù)載為Cout．其中Cin表示該路徑為導(dǎo)通狀態(tài)時(shí)的輸入負(fù)載，而Coff則表示該路徑為關(guān)閉狀態(tài)時(shí)的輸入負(fù)載．通過(guò)互連線后掛的負(fù)載遍歷求和，再加上受害線本身負(fù)載Cgnd，即可獲得我們所需要的受害線上的負(fù)載．

2.2 多攻擊線串?dāng)_分析算法

文獻(xiàn)[7]提出耦合情況包括二線耦合和多線耦合，我們分別作出二線耦合和三線耦合示意圖如圖6所示，四線及更多線耦合則要擴(kuò)展到三維情況，在此不做示意圖展示．

針對(duì)二線耦合，我們可以直接查詢串?dāng)_延時(shí)庫(kù)獲取串?dāng)_延時(shí)值．

針對(duì)三線乃至更多線耦合，我們以FDP5芯片進(jìn)行了一系列仿真，得到串?dāng)_延時(shí)與耦合線對(duì)數(shù)目大致成線性關(guān)系．其仿真結(jié)果如圖7所示．

我們可以發(fā)現(xiàn)串?dāng)_延時(shí)值與耦合線對(duì)數(shù)目大致是呈線性關(guān)系的．針對(duì)這種線性關(guān)系，在多線耦合情況下，我們只需統(tǒng)計(jì)耦合線對(duì)數(shù)目，然后在原先的二線耦合的串?dāng)_延時(shí)上進(jìn)行線性計(jì)算即可．

2.3 基于串?dāng)_延時(shí)庫(kù)的查找表法

前文構(gòu)建的串?dāng)_延時(shí)庫(kù)提供了一定范圍內(nèi)的采樣點(diǎn)處的串?dāng)_延時(shí)值，但在實(shí)際的靜態(tài)時(shí)序分析中通過(guò)計(jì)算得到的跳變時(shí)間差和負(fù)載并不一定是采樣點(diǎn)的值，所以需要通過(guò)計(jì)算得到實(shí)際跳變時(shí)間差和負(fù)載情況下的延時(shí)值．我們對(duì)延時(shí)庫(kù)進(jìn)行分析，發(fā)現(xiàn)延時(shí)與“跳變時(shí)間差-負(fù)載”近似成線性關(guān)系，故我們采用線性插值法的方式進(jìn)行實(shí)際延時(shí)值的計(jì)算．其線性插值法計(jì)算方式如圖8所示．根據(jù)實(shí)際跳變時(shí)間差和負(fù)載值，得到當(dāng)前點(diǎn)落在“跳變時(shí)間差-負(fù)載”二維查找表中的采樣點(diǎn)A、B和C、D間，再通過(guò)線性插值法的方式計(jì)算出當(dāng)前點(diǎn)的延時(shí)值．

2.4 算法復(fù)雜度分析

因?yàn)楸疚闹貙?duì)串?dāng)_分析算法進(jìn)行了研究，因此在此給出串?dāng)_分析算法的時(shí)間復(fù)雜度．對(duì)于串?dāng)_分析算法，其算法流程圖如圖4所示．首先對(duì)于遍歷耦合線對(duì)容器，該時(shí)間復(fù)雜度取決于容器中耦合線對(duì)的數(shù)目，因此其時(shí)間復(fù)雜度O(n)，n為耦合線對(duì)的數(shù)目；多攻擊線串?dāng)_分析算法通過(guò)研究發(fā)現(xiàn)串?dāng)_延時(shí)值與耦合線對(duì)數(shù)目大致是呈線性關(guān)系的，因此只需統(tǒng)計(jì)耦合線對(duì)數(shù)目，然后在原先的二線耦合的串?dāng)_延時(shí)上進(jìn)行線性計(jì)算即可，因此其時(shí)間復(fù)雜度為O(1)；跳變時(shí)間差基于關(guān)鍵路徑搜索算法通過(guò)計(jì)算兩根線起點(diǎn)的到達(dá)時(shí)間獲得，因此其時(shí)間復(fù)雜度為O(1)，負(fù)載計(jì)算通過(guò)遍歷后接負(fù)載相加獲得，因此其時(shí)間復(fù)雜度與后續(xù)負(fù)接數(shù)目有關(guān)，其時(shí)間復(fù)雜度為O(m)，m為受害線后接負(fù)載數(shù)目；基于串?dāng)_延時(shí)庫(kù)的查找表法，因?yàn)檠訒r(shí)信息都預(yù)先存在串?dāng)_延時(shí)庫(kù)中，非采樣點(diǎn)也可通過(guò)線性插值法獲取，因此其時(shí)間復(fù)雜度為O(1)．綜上所述，我們提出的串?dāng)_分析算法的時(shí)間復(fù)雜度為O(n)+O(m)，n為耦合線對(duì)的數(shù)目，m為受害線后負(fù)載的數(shù)目．

3 驗(yàn)證及測(cè)試

實(shí)驗(yàn)選取了18個(gè)測(cè)試電路進(jìn)行了驗(yàn)證，涉及到不同規(guī)模.不同耦合線對(duì)數(shù)目以及不同串?dāng)_延時(shí)比例，以說(shuō)明嵌入串?dāng)_延時(shí)分析算法的靜態(tài)時(shí)序分析引擎(Crosstalk-Aware Static Timing Analysis, CSTA)的通用性．表1統(tǒng)計(jì)了18個(gè)測(cè)試電路的規(guī)模、耦合線對(duì)數(shù)目以及串?dāng)_延時(shí)比例．表1中總線網(wǎng)數(shù)目(N總線網(wǎng))表征電路的規(guī)模，關(guān)鍵路徑上受害線數(shù)目(N受害線)和攻擊線數(shù)目(N攻擊線)表征耦合線對(duì)數(shù)目，關(guān)鍵路徑上串?dāng)_延時(shí)(tdelay)所占比例(η串?dāng)_延時(shí))表征串?dāng)_延時(shí)比例．我們可以發(fā)現(xiàn)，電路規(guī)模范圍為49～71116，耦合線對(duì)數(shù)目范圍為(5,5)～(45,50)，串?dāng)_延時(shí)比例范圍為4.17%～36.05%，可以發(fā)現(xiàn)三者范圍跨度均較大，遍布各種情況．

表1 測(cè)試電路信息統(tǒng)計(jì)

對(duì)以上18個(gè)測(cè)試電路進(jìn)行了CSTA的軟件測(cè)試，做最保守估計(jì)，得到CSTA報(bào)告的延時(shí)值(tCSTA)，同時(shí)將該18個(gè)例子均進(jìn)行了FDP5芯片硬件實(shí)測(cè)(tFDP5)，其中FDP5芯片采用65nm工藝，硬件測(cè)試條件為室溫，輸入電壓為1.2V．另外，參考Xilinx公司的靜態(tài)時(shí)序分析引擎Trce，進(jìn)行了這18個(gè)測(cè)試電路的Trce軟件測(cè)試(tTrce)以及與之對(duì)應(yīng)的Virtex 4芯片硬件實(shí)測(cè)(tVirtex4)，硬件測(cè)試條件與上述一致．通過(guò)兩者橫向?qū)Ρ纫则?yàn)證本文提出的靜態(tài)時(shí)序分析方法的精確性．具體數(shù)據(jù)結(jié)果如表2所示．

表2 測(cè)試電路精確度比對(duì)

因?yàn)殪o態(tài)時(shí)序分析是一種預(yù)估電路最大工作頻率的工具，故電路在設(shè)計(jì)階段就需要使用靜態(tài)時(shí)序分析來(lái)判斷該電路是否達(dá)到其要求的最大工作頻率，因此靜態(tài)時(shí)序分析是一種保守的估計(jì)，也就是說(shuō)靜態(tài)時(shí)序分析報(bào)告的最大工作頻率會(huì)比實(shí)際芯片實(shí)測(cè)的最大工作頻率要小些，即最大路徑延時(shí)要比實(shí)際芯片實(shí)測(cè)的大些，這也就是表2中的裕量．從表2中我們也能看出，時(shí)序分析引擎報(bào)告的延時(shí)值都比芯片實(shí)測(cè)的延時(shí)值要大些，正是此原因．

其次我們從表2中獲知CSTA裕量在7.24%～37.70%之間，而Trce裕量在8.98%～43.04%之間，考慮測(cè)試誤差，兩者裕量大致均在40%以內(nèi)，這說(shuō)明我們的靜態(tài)時(shí)序分析引擎是跟商業(yè)界Xilinx公司的靜態(tài)時(shí)序分析引擎所留裕量大致在相同范圍內(nèi)．其次我們查閱Xilinx公司的靜態(tài)時(shí)序分析引擎Trce中對(duì)于裕量的規(guī)定[16]，獲知40%的裕量是在業(yè)界可接受的范圍之內(nèi)的．

4 結(jié) 語(yǔ)

本文提出了一種基于串?dāng)_延時(shí)查找表的靜態(tài)時(shí)序分析方法，充分考慮到互連線間的串?dāng)_影響，以解決精度問(wèn)題．本文以復(fù)旦大學(xué)自主研發(fā)的FDP5芯片為實(shí)現(xiàn)原型，首先由FDP5芯片版圖抽取電路，然后采用批處理仿真方式得到串?dāng)_延時(shí)庫(kù)．之后采用串?dāng)_延時(shí)分析算法，通過(guò)算法計(jì)算出跳變時(shí)間差和負(fù)載，處理多攻擊線等，最終基于串?dāng)_延時(shí)庫(kù)的查找表法進(jìn)行分析計(jì)算，得到較精確的預(yù)估電路的延時(shí)情況．實(shí)驗(yàn)結(jié)果表明，采用本文提出的基于串?dāng)_延時(shí)查找表的靜態(tài)時(shí)序分析方法所留裕量在7.24%～37.70%之間，為業(yè)界可接受范圍內(nèi)．

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Static Timing Analysis Based on Crosstalk Delay Lookup Table

ZHANG Jun, WANG Jian, LAI Jinmei

(StateKeyLaboratoryofASIC&System,FudanUniversity,Shanghai201203,China)

This paper proposes a static timing analysis method based on crosstalk delay lookup table. First, we extract crosstalk line simulation circuits from the chip layout and use batch mode simulation method to obtain crosstalk delay library. Then we use the crosstalk delay analysis algorithm to calculate the jump time difference, the load and handle multiple aggressor line and so on. Ultimately, we analysis and calculate the accurate crosstalk delay value based on crosstalk delay look-up table. Experimental results show that static timing analysis based on crosstalk delay lookup table retains margin which is between 7.24%—37.70%.This margin is within the acceptable range in the industry.

crosstalk; static timing analysis; crosstalk delay library; crosstalk analysis algorithm

0427-7104(2016)06-0799-07

2016-03-09

復(fù)旦大學(xué)專(zhuān)用集成電路與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室資助項(xiàng)目(2015MS007)

張 軍(1991—)，男，碩士研究生；來(lái)金梅，女，教授，通訊聯(lián)系人，E-mail： jmlai@fudan.edu.cn.

TN 402

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