3D NoC關(guān)鍵通信部件容錯(cuò)方法研究綜述

歐陽一鳴,孫成龍,陳 奇,梁華國,易茂祥,黃正峰,閆愛斌

(1.合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院,安徽合肥 230009；2.合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院,安徽合肥 230009)

3D NoC關(guān)鍵通信部件容錯(cuò)方法研究綜述

歐陽一鳴1,孫成龍1,陳 奇1,梁華國2,易茂祥2,黃正峰2,閆愛斌2

(1.合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院,安徽合肥 230009；2.合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院,安徽合肥 230009)

三維片上網(wǎng)絡(luò)通過硅通孔(Through Silicon Via,TSV)將多層芯片進(jìn)行堆疊,具有集成密度大,通信效率高等特點(diǎn),是片上多核系統(tǒng)的主流通信架構(gòu).然而,工藝偏差及物理缺陷所引發(fā)的錯(cuò)誤和TSV良率較低等因素,使得三維片上網(wǎng)絡(luò)面臨嚴(yán)重的故障問題.為保證通信效率,對(duì)三維片上網(wǎng)絡(luò)關(guān)鍵通信部件進(jìn)行容錯(cuò)設(shè)計(jì)必不可少.本文針對(duì)三維片上網(wǎng)絡(luò)關(guān)鍵通信部件——路由器和TSV的故障和容錯(cuò)相關(guān)問題,從容錯(cuò)必要性、國內(nèi)外研究現(xiàn)狀、未來的研究方向和關(guān)鍵問題、以及擬提出的相關(guān)解決方案四個(gè)方面,展開深入探討.為提高片上網(wǎng)絡(luò)可靠性、保證系統(tǒng)高效通信提供一體化的解決方案.

集成電路；三維片上網(wǎng)絡(luò)；容錯(cuò)；TSV；路由器加固；

1 引言

三維片上網(wǎng)絡(luò)(Three Dimensional Network-on-Chip,3D NoC)[1～3]作為三維集成電路發(fā)展的產(chǎn)物,已經(jīng)成為片上多核及眾核系統(tǒng)的主流通信架構(gòu),其架構(gòu)如圖1所示.3D NoC通過硅通孔(Through Silicon Via,TSV)[4,5]將多個(gè)晶片(Die)在垂直方向進(jìn)行堆疊,有效縮短了內(nèi)連線長度,減少了延時(shí)、降低了功耗、提高了系統(tǒng)的性能,滿足了多核系統(tǒng)對(duì)通信效率的需求.

然而,隨著特征尺寸的縮小、集成密度的增加以及TSV的引入,都導(dǎo)致芯片面臨著嚴(yán)重的可靠性問題[6～8].

ITRS2012[9]中預(yù)測(cè),至2025年集成電路的特征尺寸將達(dá)到10nm,其工作電壓將不斷降低、工作頻率逐步攀升、集成度持續(xù)提高,單個(gè)芯片所能集成的晶體管數(shù)目及芯片總面積呈現(xiàn)出不斷增大的趨勢(shì),從而引起芯片內(nèi)部發(fā)生更多的缺陷.主要體現(xiàn)在:(1)受制于制造工藝水平,芯片在生產(chǎn)過程中產(chǎn)生更多缺陷.(2)芯片在生命周期內(nèi),由于氧化、電路老化、電子遷移、電介質(zhì)擊穿、熱載流子注入、負(fù)偏壓溫度不穩(wěn)定性等原因,造成故障增多.(3)系統(tǒng)受到串?dāng)_、噪聲、電磁干擾、α粒子撞擊、宇宙輻射等因素影響,導(dǎo)致芯片功能短暫性失效.這些因素都將使得3D NoC面臨嚴(yán)重的可靠性問題.

除了納米工藝下集成電路所固有的可靠性問題外,作為層間通信媒介的TSV也嚴(yán)重影響著3D NoC中通信的可靠性.TSV因其具有高速、高集成密度、高帶寬、低功耗等特性,成為3D NoC層間通信的主流方案[10,11],但是受到制造工藝的限制,TSV往往存在缺陷[12].文獻(xiàn)[13,14]指出,由于綁定襯墊偏離標(biāo)稱位置所引起的未對(duì)準(zhǔn),以及TSV制造過程中產(chǎn)生的空隙、位移、表面氧化及機(jī)械應(yīng)力所導(dǎo)致的隨機(jī)開放性故障,是TSV失效的主要原因.圖2展示了TSV的缺陷圖.

由以上分析可知,納米工藝下集成電路所固有的可靠性問題以及TSV故障問題,主要表現(xiàn)為通信部件發(fā)生永久或瞬時(shí)故障,從而導(dǎo)致數(shù)據(jù)的丟失或錯(cuò)誤傳送,直接影響3D NoC的通信性能.因此,探索提高通信部件可靠性的有效容錯(cuò)方法是3D NoC當(dāng)前重要研究內(nèi)容之一,國內(nèi)外學(xué)者對(duì)此展開了一系列的探索和研究.

容錯(cuò)方法的設(shè)計(jì)主要?dú)w結(jié)為兩類,一類是設(shè)計(jì)容錯(cuò)路由算法,繞過故障節(jié)點(diǎn),保證各部件之間能夠正常通信；另一類是通過架構(gòu)上的改進(jìn),達(dá)到容錯(cuò)的目的.國內(nèi)研究團(tuán)隊(duì)在容錯(cuò)路由算法方面主要有以下工作.文獻(xiàn)[15]提出了基于局部故障塊的容錯(cuò)路由算法,采用擴(kuò)展的局部可靠性信息來指導(dǎo)三維mesh/torus網(wǎng)的容錯(cuò)路由,在每個(gè)平面內(nèi)部對(duì)無故障節(jié)點(diǎn)分類,大大提高系統(tǒng)的計(jì)算能力和系統(tǒng)性能.文獻(xiàn)[16]提出了一種無死鎖的三維動(dòng)態(tài)路由算法,以傳統(tǒng)二維NoC奇偶拐彎模型為基礎(chǔ),將三維路由空間劃分為8個(gè)象限,針對(duì)每個(gè)象限制定相應(yīng)的路由策略,從而實(shí)現(xiàn)免死鎖.文獻(xiàn)[17]提出了基于故障鏈路緩存再利用的容錯(cuò)路由算法,該算法為每個(gè)通信節(jié)點(diǎn)增加4條自收發(fā)通道,并采用基于緩存再利用的透?jìng)鳈C(jī)制,通過復(fù)用故障鏈路兩端的正常緩存和通道來透?jìng)鞴收贤ǖ郎系臄?shù)據(jù)包,提高了數(shù)據(jù)包采用最優(yōu)輸出端口的概率.文獻(xiàn)[18]針對(duì)3D mesh NoC中的節(jié)點(diǎn)故障,提出了一種無虛擬通道容錯(cuò)路由算法,該算法建立在3D防御區(qū)域基礎(chǔ)之上.3D防御區(qū)域能夠提供故障體的位置信息,根據(jù)防御區(qū)域提供的故障體位置信息,該算法可提前發(fā)現(xiàn)故障位置并改變轉(zhuǎn)發(fā)端口,在實(shí)現(xiàn)容錯(cuò)的同時(shí)避免引入死鎖.

國內(nèi)研究團(tuán)隊(duì)在架構(gòu)上改進(jìn)方面主要有以下工作.文獻(xiàn)[19]提出了一種故障通道隔離的低開銷容錯(cuò)路由器架構(gòu),通過減少不必要的交叉開關(guān)及合理優(yōu)化各個(gè)端口VC的數(shù)目來減小路由器整體開銷.文獻(xiàn)[20]提出一種可配置雙向鏈路的容錯(cuò)偏轉(zhuǎn)路由器,處理片上網(wǎng)絡(luò)中的瞬態(tài)故障和永久性故障.文獻(xiàn)[21]提出了3D Spidergon架構(gòu),在三維拓?fù)浣Y(jié)構(gòu)原型基礎(chǔ)上,通過該拓?fù)涞难訒r(shí)模型建立拓?fù)浣Y(jié)構(gòu)和延時(shí)時(shí)間的關(guān)系,并以此確定最小化延時(shí)時(shí)間條件下的拓?fù)浣Y(jié)構(gòu).上述方案均是通過拓?fù)浣Y(jié)構(gòu)的設(shè)計(jì),使得3D NoC具有一定的容錯(cuò)能力.

國外研究團(tuán)隊(duì)在容錯(cuò)路由算法方面主要有以下工作.文獻(xiàn)[22]針對(duì)3D NoC中層間故障率大于層內(nèi)故障率的現(xiàn)象,提出了一種僅針對(duì)層間TSV故障的XZXY路由算法,采用單向逐層遞進(jìn)式方法尋找無故障TSV.文獻(xiàn)[23]中提出了一種混合預(yù)測(cè)容錯(cuò)路由機(jī)制HLAFT,根據(jù)源目的節(jié)點(diǎn)的相對(duì)位置優(yōu)先采用最短路徑傳送數(shù)據(jù)包.文獻(xiàn)[24]提出一種適應(yīng)性容錯(cuò)路由算法FT-DyXYZ,對(duì)永久性鏈路故障進(jìn)行容錯(cuò),并且使用鄰近的擁塞信息平衡負(fù)載.國外研究團(tuán)隊(duì)通過增加硬件架構(gòu)來實(shí)現(xiàn)容錯(cuò)的方案主要有以下工作.文獻(xiàn)[25]提出了增加一個(gè)檢測(cè)網(wǎng)絡(luò)來優(yōu)化路由路徑的方案,低開銷的監(jiān)控平臺(tái)可以提供流量、故障等信息.文獻(xiàn)[26]提出了通過增加冗余TSV來解決3D NoC層間通信部件故障問題的方案.文獻(xiàn)[27]提出了一種雙向通道buffer的容錯(cuò)NoC架構(gòu),利用通道buffer的可逆性提高網(wǎng)絡(luò)性能,克服了故障鏈路的影響,降低了功耗.

以上研究針對(duì)3D NoC的通信部件故障問題,提出了相應(yīng)的容錯(cuò)方案,提高了3D NoC的可靠性.但隨著集成電路規(guī)模的增大,3D NoC中的故障呈現(xiàn)多樣性、不確定性等特點(diǎn),現(xiàn)有的容錯(cuò)方案出現(xiàn)了資源利用率不高或者開銷過大等問題.基于此,本文針對(duì)3D NoC通信過程中的兩個(gè)關(guān)鍵部件路由器和TSV涉及到相關(guān)容錯(cuò)問題,從以下幾個(gè)方面展開論述:(1)容錯(cuò)必要性分析;(2)國內(nèi)外已有方案的分析和總結(jié);(3)未來研究方向和關(guān)鍵問題的提取;(4)擬提出的解決方案.通過本文的研究,建立一套比較完善系統(tǒng)化的容錯(cuò)體系,為提升三維集成電路可靠性提供理論方法和關(guān)鍵技術(shù).

2 3D NoC中路由器容錯(cuò)技術(shù)研究

路由器作為NoC中最重要的通信部件之一,負(fù)責(zé)數(shù)據(jù)的存儲(chǔ)與轉(zhuǎn)發(fā).因此提高路由器可靠性是實(shí)現(xiàn)系統(tǒng)高效通信的必要條件.基于此,本文首先探討路由器內(nèi)部用于數(shù)據(jù)存儲(chǔ)的FIFO和轉(zhuǎn)發(fā)階段所涉及的交叉開關(guān)中的故障問題.

2.1 容錯(cuò)必要性

路由器由多個(gè)部件組成,包括輸入FIFO、交叉開關(guān)及相應(yīng)的仲裁邏輯.每個(gè)部件發(fā)生故障的概率也并非相同.文獻(xiàn)[28]通過對(duì)路由器設(shè)計(jì)分析可知故障的分布與元件面積成正比關(guān)系,所含晶體管越多的元件,越容易出現(xiàn)故障.在45nm工藝下,對(duì)于5端口的基準(zhǔn)路由器,如果FIFO大小為32-flit,那么FIFO和交叉開關(guān)面積分別占路由器總面積的94%和3.0%.FIFO大小為8-flit時(shí),則占80%和10.5%.

此外,文獻(xiàn)[29,30]指出交叉開關(guān)面積隨著路由器端口數(shù)的增加呈指數(shù)級(jí)增長,如圖3所示.那么隨著片上網(wǎng)絡(luò)由2D向3D發(fā)展及網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的變化,使得路由器端口數(shù)目增加,從而導(dǎo)致交叉開關(guān)的面積急劇增長.

以上數(shù)據(jù)充分說明,在路由器面積中FIFO面積占絕大部分,其次為交叉開關(guān).因此FIFO模塊和交叉開關(guān)模塊包含更多的晶體管,也就更容易出現(xiàn)故障.FIFO和交叉開關(guān)部件發(fā)生故障時(shí)均會(huì)導(dǎo)致路由器丟包,降低通信能力,嚴(yán)重影響系統(tǒng)性能,因此對(duì)路由器中的FIFO和交叉開關(guān)進(jìn)行容錯(cuò)設(shè)計(jì)是提高路由器可靠性的關(guān)鍵,也是在實(shí)現(xiàn)片上系統(tǒng)中高效可靠通信時(shí)必須要解決的問題.

2.2 國內(nèi)外研究現(xiàn)狀分析與總結(jié)

2.2.1 針對(duì)FIFO故障的研究成果分析

改變路由器的硬件結(jié)構(gòu)是實(shí)現(xiàn)FIFO容錯(cuò)的一種有效方法.文獻(xiàn)[31]提出了一種可靠性敏感的虛通道路由器,先孤立故障路由器,然后相鄰路由器會(huì)回收往故障路由器發(fā)送數(shù)據(jù)的虛通道中的FIFO,對(duì)其進(jìn)行重新分配.文獻(xiàn)[32]針對(duì)路由器FIFO故障,提出了一種故障及擁塞感知的容錯(cuò)路由器架構(gòu).通過增加一個(gè)冗余的輸入端口,當(dāng)其它端口出現(xiàn)故障時(shí)啟用冗余端口傳輸數(shù)據(jù).文獻(xiàn)[33,34]提出了虛通道共享的容錯(cuò)路由器架構(gòu),將部分端口的虛通道進(jìn)行共享,對(duì)共享虛通道進(jìn)行統(tǒng)一管理.當(dāng)某個(gè)虛通道發(fā)生故障時(shí),通過其他功能完好的虛通道存儲(chǔ)數(shù)據(jù),從而實(shí)現(xiàn)容錯(cuò)功能.這些容錯(cuò)方法都是將故障FIFO棄之不用,屬于粗粒度容錯(cuò).當(dāng)若干個(gè)Buffer槽出現(xiàn)故障便將整個(gè)FIFO丟棄,顯然沒有最大程度利用可用資源.隨后文獻(xiàn)[28]針對(duì)Buffer槽故障進(jìn)行了研究,通過控制FIFO的讀寫指針來跳過故障Buffer槽容錯(cuò),有效地保證了系統(tǒng)可靠性,提高了系統(tǒng)性能并充分利用了Buffer資源.但是,路由器中FIFO是有最小容量要求的,它必須能夠滿足相鄰路由器間信號(hào)的往返延時(shí)需求.因此,當(dāng)剩余良好的Buffer槽數(shù)量少于最小容量時(shí),仍保留FIFO功能顯然不合理.上述方案分別通過粗細(xì)粒度的FIFO容錯(cuò)策略達(dá)到了較優(yōu)的容錯(cuò)效果.

綜上所述,探索片上路由器FIFO部件自適應(yīng)容錯(cuò)方法,根據(jù)FIFO中Buffer槽的故障程度選擇合適的容錯(cuò)策略,在保證系統(tǒng)高可靠性、提高通信效率的同時(shí),實(shí)現(xiàn)對(duì)資源既合理又充分的利用是十分必要的.

2.2.2 針對(duì)交叉開關(guān)故障的研究成果分析

針對(duì)交叉開關(guān)故障,已有的容錯(cuò)方案中主要通過硬件冗余和鏈路旁路兩種方法實(shí)現(xiàn)容錯(cuò).文獻(xiàn)[35]提出了一種雙交叉開關(guān)的路由器架構(gòu),并在輸入端口和交叉開關(guān)間添加了一個(gè)2×2的開關(guān).根據(jù)交叉開關(guān)故障信息動(dòng)態(tài)選擇功能完好交叉開關(guān)工作,配置開關(guān)導(dǎo)通相應(yīng)的輸入和輸出端口,從而實(shí)現(xiàn)容錯(cuò).文獻(xiàn)[36]針對(duì)交叉開關(guān)故障,提出一種三模冗余的容錯(cuò)方案和改進(jìn)的帶有錯(cuò)誤檢測(cè)和通知的流控機(jī)制,有效區(qū)分故障.文獻(xiàn)[28]提出一種ViCis的路由器架構(gòu),增加了一條旁路總線.當(dāng)交叉開關(guān)故障時(shí),數(shù)據(jù)可以從旁路總線傳輸.但是總線具有分時(shí)復(fù)用的特性,當(dāng)出現(xiàn)多方向數(shù)據(jù)同時(shí)刻競(jìng)爭(zhēng)總線傳輸時(shí),效率不高.此類方法,能夠?qū)崿F(xiàn)對(duì)交叉開關(guān)故障容錯(cuò),但容錯(cuò)能力有限.

因此,未來在采用交叉開關(guān)內(nèi)部硬件冗余機(jī)制來處理交叉開關(guān)故障時(shí),要在保證容錯(cuò)能力的前提下盡量減小容錯(cuò)帶來的額外開銷.所以,應(yīng)僅對(duì)核心部件設(shè)計(jì)冗余模塊,根據(jù)內(nèi)部模塊故障信息,自適應(yīng)地選擇有效的數(shù)據(jù)通道進(jìn)行通信.這樣不僅能夠?qū)崿F(xiàn)容錯(cuò),而且硬件開銷相對(duì)較小.

2.3 未來研究方向和關(guān)鍵問題的提取

2.3.1 FIFO中基于故障粒度劃分的容錯(cuò)方法研究

工藝尺寸縮減使芯片在制造過程中產(chǎn)生更多缺陷,系統(tǒng)規(guī)模的增大以及工作頻率的上升,導(dǎo)致芯片對(duì)外界環(huán)境的刺激更加敏感,對(duì)芯片進(jìn)行容錯(cuò)設(shè)計(jì)已刻不容緩.FIFO作為片上路由器中面積最大的部件容易發(fā)生故障,而且故障后將會(huì)嚴(yán)重影響系統(tǒng)通信性能,對(duì)FIFO的容錯(cuò)是提高片上網(wǎng)絡(luò)通信可靠性的關(guān)鍵.因此,探究不同故障粒度條件下的容錯(cuò)方法,突破現(xiàn)有FIFO粗放式容錯(cuò)的限制,設(shè)計(jì)一種能夠根據(jù)故障程度動(dòng)態(tài)調(diào)整策略的高效容錯(cuò)方案是FIFO容錯(cuò)技術(shù)的發(fā)展趨勢(shì).

設(shè)計(jì)一種能夠根據(jù)故障程度動(dòng)態(tài)調(diào)整策略的高效容錯(cuò)方案首先需要通過FIFO故障粒度模型的建立與分析,對(duì)FIFO的故障程度進(jìn)行粒度劃分,進(jìn)而在對(duì)不同粒度的故障選取相應(yīng)的容錯(cuò)策略,在實(shí)現(xiàn)容錯(cuò)的同時(shí),提高資源的利用效率.FIFO故障粒度模型的建立是自適應(yīng)FIFO容錯(cuò)策略設(shè)計(jì)的前提條件.建立故障粒度模型要綜合考慮導(dǎo)致FIFO故障的眾多因素,包括故障發(fā)生的隨機(jī)性、動(dòng)態(tài)存儲(chǔ)器誤差失效機(jī)理、片上網(wǎng)絡(luò)中FIFO存儲(chǔ)特性以及Buffer槽之間故障發(fā)生的相互作用關(guān)系等.FIFO故障型對(duì)FIFO容錯(cuò)方案的形成以及性能評(píng)估具有指導(dǎo)性意義,因此建立合理的故障粒度劃分的FIFO故障模型是FIFO自適應(yīng)容錯(cuò)方法研究中的關(guān)鍵問題.

2.3.2 交叉開關(guān)中基于核心部件冗余加固的低開銷、高可靠性研究

交叉開關(guān)是片上通信過程中數(shù)據(jù)轉(zhuǎn)發(fā)的重要部件,其發(fā)生故障將對(duì)系統(tǒng)的延時(shí)及路由路徑的正確性產(chǎn)生嚴(yán)重的影響.因此必須對(duì)交叉開關(guān)進(jìn)行容錯(cuò)設(shè)計(jì),以提高系統(tǒng)的可靠性.如何在開銷和性能中間尋找一個(gè)有效的平衡點(diǎn),保證在低開銷的前提下滿足交叉開關(guān)的性能需求,是需要考慮的問題.因此探究低開銷、高可靠的交叉開關(guān)設(shè)計(jì)方案是在對(duì)片上網(wǎng)絡(luò)路由器的容錯(cuò)設(shè)計(jì)中另一個(gè)發(fā)展趨勢(shì).

交叉開關(guān)中多路選擇器作為數(shù)據(jù)轉(zhuǎn)發(fā)過程的核心部件,直接影響交叉開關(guān)的可靠性.核心部件之間的相互協(xié)同工作是實(shí)現(xiàn)低開銷、高可靠交叉開關(guān)容錯(cuò)架構(gòu)的關(guān)鍵,如何處理多個(gè)輸入端口數(shù)據(jù)對(duì)核心部件的信號(hào)請(qǐng)求和仲裁授權(quán),直接影響系統(tǒng)的容錯(cuò)能力.因此綜合考慮交叉開關(guān)的故障程度,分析部件之間的相互關(guān)系,建立冗余核心部件仲裁機(jī)制,高效合理的管理交叉開關(guān)各部件之間的協(xié)同工作,是交叉開關(guān)加固容錯(cuò)機(jī)制中需要解決的關(guān)鍵問題.

2.4 擬提出解決方案的設(shè)計(jì)

2.4.1 故障粒度劃分的FIFO容錯(cuò)方法總體實(shí)現(xiàn)

在FIFO容錯(cuò)方面,為了提高資源利用率,擬提出一種粒度劃分的FIFO容錯(cuò)方案.當(dāng)路由器中的FIFO發(fā)生粗粒度故障時(shí),即可用的Buffer槽數(shù)不能滿足相鄰路由器間信號(hào)往返延時(shí)需求時(shí),擬采取的方案是棄用整個(gè)FIFO,通過相鄰端口虛通道共享實(shí)現(xiàn)容錯(cuò).如圖4所示,當(dāng)系統(tǒng)通過BIST(Built-In Self-Test)模塊檢測(cè)出路由器東端口某個(gè)VC(Virtual Channel)出現(xiàn)故障時(shí),將結(jié)果傳送給Fault Analyzer模塊進(jìn)行故障類型分析,在確定了故障類型后,Fault Analyzer模塊驅(qū)動(dòng)相應(yīng)信號(hào)有效,從而啟動(dòng)不同的容錯(cuò)方案.圖4中Fault Analyzer模塊將故障信息傳向上游路由器及Buffer Allocator模塊.路由器根據(jù)西端口共享VC的狀態(tài),通過Buffer Allocator模塊決定是否響應(yīng)數(shù)據(jù)包的請(qǐng)求.當(dāng)FIFO中故障Buffer槽數(shù)目較少時(shí),FIFO故障將被定義為細(xì)粒度故障,本文擬采取通過重配置讀/寫指針跳過故障Buffer槽的方法容錯(cuò).如圖5所示該方法通過在Slot狀態(tài)表中增加Fault位來標(biāo)示Buffer槽是否故障,Buffer控制器將通過Fault位以及當(dāng)前讀/寫指針的狀態(tài)合理處理FIFO的讀寫.通過基于粒度劃分的自適應(yīng)容錯(cuò)方案的設(shè)計(jì),在實(shí)現(xiàn)FIFO容錯(cuò)的同時(shí),保證了系統(tǒng)資源的高效利用.

2.4.2 核心部件冗余加固的低開銷、高可靠交叉開關(guān)容錯(cuò)方案設(shè)計(jì)

在交叉開關(guān)故障研究方面,擬采取圖6所示的容錯(cuò)方案對(duì)交叉開關(guān)進(jìn)行加固,即通過核心部件硬件冗余機(jī)制確保其與正常部件協(xié)同工作,其中核心部件為交叉開關(guān)內(nèi)部的多路選擇器.當(dāng)核心部件發(fā)生故障時(shí),擬使用冗余部件進(jìn)行數(shù)據(jù)傳輸；無故障時(shí),擬通過冗余部件加快數(shù)據(jù)轉(zhuǎn)發(fā)的傳輸速度.具體是在傳統(tǒng)的架構(gòu)中添加一個(gè)冗余核心部件Mux-R,每個(gè)輸入端口都與之相連接,通過一個(gè)冗余仲裁器(Redundant Arbiter)在交叉開關(guān)出現(xiàn)故障時(shí),對(duì)Mux-R的請(qǐng)求信號(hào)進(jìn)行仲裁和信號(hào)選通,負(fù)責(zé)數(shù)據(jù)請(qǐng)求的優(yōu)先級(jí)分配.圖7描述了交叉開關(guān)東端口故障示意圖,東端口(E)接受來自南(S)、西(W)、北(N)、上(U)、下(D)、及本地(L)端口的請(qǐng)求.Arbiter的輸入信號(hào)為多路選擇器的故障信號(hào)(XFault Mux,XFM),其中X∈{E、S、W、N、U、D、L}.XFM請(qǐng)求信號(hào)在X端口的Mux出現(xiàn)故障時(shí)有效,即優(yōu)先考慮正常的Mux進(jìn)行數(shù)據(jù)傳輸,只有在出現(xiàn)故障時(shí)才使用Mux-R,也就是說PMux-X>PMux-R,其中P表示優(yōu)先級(jí).在數(shù)據(jù)傳輸過程中,如果某個(gè)Mux出現(xiàn)故障,則請(qǐng)求該端口輸出的數(shù)據(jù)將無法傳輸,此時(shí)存儲(chǔ)在FIFO中的數(shù)據(jù)就可以通過Mux-R進(jìn)入相應(yīng)的輸出端口.當(dāng)多個(gè)端口Mux出現(xiàn)故障,數(shù)據(jù)同時(shí)向Mux-R申請(qǐng)時(shí),利用Redundant Arbiter采用優(yōu)先級(jí)仲裁機(jī)制進(jìn)行仲裁.通過以上的方法,能夠有效地解決交叉開關(guān)故障問題,提高系統(tǒng)的可靠性,保證數(shù)據(jù)的有效傳輸.

3 3D NoC中TSV相關(guān)容錯(cuò)技術(shù)研究

在通信過程中,數(shù)據(jù)離開路由器后,便進(jìn)入鏈路傳輸階段.鏈路作為數(shù)據(jù)傳輸?shù)妮d體,是另一關(guān)鍵通信部件,因此提高其可靠性也是實(shí)現(xiàn)系統(tǒng)高效通信的必要條件.然而作為層間通信媒介的TSV存在著產(chǎn)品良率較低等問題,故障TSV將導(dǎo)致層間某些垂直通道失效.因此,對(duì)TSV進(jìn)行容錯(cuò)設(shè)計(jì),降低由TSV故障帶來的系統(tǒng)性能損失,尤為重要.

3.1 容錯(cuò)必要性

由制造缺陷導(dǎo)致TSV故障,影響了芯片的性能.且隨著芯片集成密度的增加,TSV故障對(duì)芯片良率的影響隨之增大[37].文獻(xiàn)[26]分析了芯片封裝良率與TSV數(shù)目以及堆疊層數(shù)之間的關(guān)系,如圖8所示,其中f代表單個(gè)TSV位線的故障率,結(jié)合TSV的直徑及綁定襯墊的大小,可判斷f的取值大概在10-4到 10-5之間.#tier代表堆疊的層數(shù),實(shí)際包含TSV的層數(shù)為#tier-1.由芯片綁定成功的概率公式(1-f)#TSV×(#tier-1)可知,隨著TSV數(shù)目以及綁定層數(shù)的增加,芯片綁定的成品率將急劇下降.該結(jié)論在實(shí)際制造過程中也得到了印證,圖9展示了HRI[38]、IMEC[39]以及IBM[40]所給出的TSV良率曲線圖.從中可知,當(dāng)TSV數(shù)目達(dá)到一定數(shù)量級(jí)后,芯片的成品率趨近于零.

3.2 國內(nèi)外研究現(xiàn)狀分析與總結(jié)

在TSV眾多容錯(cuò)方案中,容錯(cuò)路由算法因其硬件開銷小、資源利用率高以及容錯(cuò)能力強(qiáng)等特點(diǎn),被廣泛研究.文獻(xiàn)[41]指出TSV的分布影響算法性能,因而在3D集成設(shè)計(jì)時(shí)應(yīng)該綜合考慮TSV的分布以及采用的算法.文獻(xiàn)[42]針對(duì)不同TSV互連密度的3D NoC,提出六種穩(wěn)定、簡單且無死鎖的路由算法,這些算法可維持非全互連3D NoC的系統(tǒng)性能.容錯(cuò)路由算法大多是在網(wǎng)絡(luò)中查找可用TSV.當(dāng)數(shù)據(jù)包到達(dá)某一節(jié)點(diǎn)后發(fā)現(xiàn)TSV故障,則采取偏轉(zhuǎn)或丟包的策略,帶來延時(shí)和功耗開銷,增加了網(wǎng)絡(luò)負(fù)擔(dān).基于上述問題,文獻(xiàn)[43,44]針對(duì)非全互連3D拓?fù)涮岢鲆环N分布式無死鎖的路由算法Elevator First.該方案解決了死鎖和TSV的尋找難題,但層間通信的路徑不一定最優(yōu).

綜上所述,探究基于最優(yōu)TSV尋址的自適應(yīng)容錯(cuò)路由算法,降低因TSV故障造成的非最短路由路徑傳輸概率,使系統(tǒng)性能損失達(dá)到最小,這是TSV容錯(cuò)中的一個(gè)研究重點(diǎn).

路由算法實(shí)現(xiàn)簡單且容錯(cuò)能力強(qiáng),能夠很好地屏蔽故障TSV.但若僅是少數(shù)TSV位線發(fā)生故障,就繞過整個(gè)故障TSV通道,顯然造成了資源的浪費(fèi).因此,需要細(xì)粒度的TSV容錯(cuò)方案,提高資源的利用率.冗余TSV以及TSV串行化傳輸是兩種可行的容錯(cuò)方案[45].文獻(xiàn)[46]提出了一種非專用的冗余TSV架構(gòu),不區(qū)分正常TSV和冗余TSV.當(dāng)某根TSV位線發(fā)生故障時(shí),剩余可用TSV通道均進(jìn)行移位,繞過故障TSV位線.文獻(xiàn)[26]提出了一種開銷合理的TSV冗余架構(gòu).對(duì)于給定的TSV位線數(shù)目以及故障率,通過概率模型計(jì)算所需的冗余TSV數(shù)目,并在TSV兩端通過配置多路選擇器實(shí)現(xiàn)故障TSV的屏蔽.文獻(xiàn)[47]提出了一種利用交換部件代替襯墊的容錯(cuò)架構(gòu),冗余TSV與正常TSV組成TSV陣列,通過配置交換部件,繞過故障TSV.

通過增加冗余TSV,能夠提高封裝良率且實(shí)現(xiàn)簡單.但隨著芯片規(guī)模的增大,冗余TSV帶來的面積開銷不容忽視[48],而且在平面層上起綁定作用的TSV襯墊所占據(jù)的面積也很大.為了減少冗余TSV位線的數(shù)目,有研究者提出了基于TSV串行化傳輸?shù)娜蒎e(cuò)方案.當(dāng)少數(shù)TSV位線發(fā)生故障時(shí),通過串行化操作實(shí)現(xiàn)故障屏蔽.文獻(xiàn)[49]提出了一種基于移位寄存器的TSV串行化傳輸策略,并給出了一種串行TSV的布局方式.通過算法實(shí)現(xiàn)最優(yōu)TSV通道布局以及串行化比率的選擇,從而最大化實(shí)現(xiàn)傳輸線路的復(fù)用,減少面積和功耗開銷.文獻(xiàn)[50]提出了一種基于共享TSV-Hub的串行化傳輸策略.TSV-Hub由一組TSV陣列及相應(yīng)的控制邏輯組成,通過TSV-Hub實(shí)現(xiàn)層間傳輸?shù)拇谢叭蒎e(cuò).文獻(xiàn)[51]根據(jù)層間TSV通道利用率不高的特點(diǎn),提出了多個(gè)路由器共享TSV的機(jī)制.在保證系統(tǒng)性能的前提下,各路由器分時(shí)復(fù)用TSV進(jìn)行層間傳輸,減少了TSV的數(shù)目.

以上分析可知,冗余TSV實(shí)現(xiàn)簡單,容錯(cuò)效率高,然而存在著面積開銷過大的缺陷.基于串行化傳輸?shù)娜蒎e(cuò)方案,不增加TSV位線的數(shù)目,但需要額外的時(shí)鐘周期完成數(shù)據(jù)的傳輸,且發(fā)生故障的TSV位線數(shù)目較多時(shí)容錯(cuò)能力較差.基于此,探索一種冗余TSV與細(xì)粒度串行化傳輸相結(jié)合的自適應(yīng)容錯(cuò)方法,在實(shí)現(xiàn)容錯(cuò)的同時(shí)保證資源的高效利用,是未來TSV容錯(cuò)中的一個(gè)發(fā)展方向.

3.3 未來研究方向與關(guān)鍵問題提取

3.3.1 TSV故障感知的最優(yōu)路徑選擇方法研究

為解決自適應(yīng)容錯(cuò)路由算法中非最短路徑傳輸所引起的延時(shí)及功耗上升等問題,探索一種TSV故障感知的最優(yōu)路徑選擇容錯(cuò)路由算法是TSV容錯(cuò)研究中一個(gè)重要的發(fā)展方向.TSV故障感知的最優(yōu)路徑選擇容錯(cuò)路由算法首先應(yīng)能高效地收集并共享TSV的故障信息,然后利用TSV狀態(tài)及層間通信路徑的全局信息,選取最優(yōu)的中間TSV來完成故障下IP核的高效通信,從而使系統(tǒng)性能損失最小.在此路由算法實(shí)現(xiàn)中,中間TSV的選取尤為重要,因其選擇結(jié)果的好壞將直接影響到層間通信的延時(shí)和功耗.因此,基于最優(yōu)TSV尋址的高效自適應(yīng)路由算法,構(gòu)建合理的TSV評(píng)價(jià)模型,選擇出通信路徑中最優(yōu)TSV,是算法實(shí)現(xiàn)中所遇到的關(guān)鍵問題.

3.3.2 基于自適應(yīng)TSV控制器的高效容錯(cuò)策略研究

TSV容錯(cuò)如何根據(jù)TSV故障位線的數(shù)目合理地選擇具體的容錯(cuò)策略,從而達(dá)到以最小的代價(jià)實(shí)現(xiàn)故障TSV的屏蔽,提高系統(tǒng)通信能力,是TSV容錯(cuò)研究中的另一個(gè)發(fā)展方向.

自適應(yīng)容錯(cuò)能力的TSV冗余容錯(cuò)策略需要在路由器內(nèi)部添加一個(gè)TSV控制器,TSV控制器可以冗余TSV共享與細(xì)粒度串行化傳輸機(jī)制相結(jié)合,根據(jù)故障TSV位線的數(shù)目,實(shí)現(xiàn)冗余TSV的映射以及串行化的傳輸.TSV控制器的一個(gè)關(guān)鍵功能就是實(shí)現(xiàn)競(jìng)爭(zhēng)的公平仲裁及資源的合理分配,在控制過程中,既要考慮到當(dāng)前故障的程度,又要協(xié)調(diào)其他部件對(duì)共享資源的占用.因此,在分配及仲裁過程中,需要綜合考慮系統(tǒng)的容錯(cuò)能力、資源的利用效率及資源占用后對(duì)整體性能的影響,進(jìn)而設(shè)計(jì)一種合理的分配及仲裁機(jī)制,是細(xì)粒度TSV容錯(cuò)策略設(shè)計(jì)中的一個(gè)關(guān)鍵問題.

3.4 擬提出的解決方案設(shè)計(jì)

3.4.1 TSV故障感知的最優(yōu)路徑選擇方法總體實(shí)現(xiàn)

在非全互連三維架構(gòu)下的容錯(cuò)路由算法方面,擬采取用一張TSV表來記錄當(dāng)前層所有TSV的可用狀態(tài).層間通信數(shù)據(jù)包在注入網(wǎng)絡(luò)之前,先通過在本地TSV表中查找出最優(yōu)TSV的地址,并將該TSV地址作為臨時(shí)目的地址添加到數(shù)據(jù)包頭部,數(shù)據(jù)包根據(jù)層內(nèi)路由算法找到最優(yōu)TSV后,再根據(jù)原目的地址判斷數(shù)據(jù)的傳輸方向,直至到達(dá)目的地.當(dāng)數(shù)據(jù)包需層間通信時(shí),為查找到最優(yōu)TSV的地址,我們?cè)谶壿嬌蠈SV表以源節(jié)點(diǎn)為中心劃分成四個(gè)區(qū)域,如圖10所示.若目的節(jié)點(diǎn)在源節(jié)點(diǎn)的上方,且映射到第四區(qū)域中,則查找最優(yōu)TSV地址的具體順序如圖11所示.先查看源節(jié)點(diǎn)是否可用,若可用則直接將數(shù)據(jù)包向上傳輸,否則查找第四區(qū)域.為盡量保證數(shù)據(jù)包在最短路徑上傳輸且提供路徑多樣性,在區(qū)域中查找時(shí),根據(jù)目的節(jié)點(diǎn)在本層上的映射節(jié)點(diǎn)與源節(jié)點(diǎn)的相對(duì)距離由近至遠(yuǎn)逐一查找.若該區(qū)域中無可用TSV,則根據(jù)映射節(jié)點(diǎn)更偏向哪一區(qū)域再進(jìn)一步查找,直至找到可用TSV.

3.4.2 基于自適應(yīng)TSV控制器的高效容錯(cuò)方法設(shè)計(jì)

在TSV的細(xì)粒度容錯(cuò)方面,擬采用如圖12所示的TSV控制器來實(shí)現(xiàn)自適應(yīng)容錯(cuò).其主要由三部分組成:BIST檢測(cè)部件、三級(jí)CLOS交換網(wǎng)絡(luò)以及串行化傳輸部件.首先由BIST檢測(cè)單元對(duì)單向TSV通道進(jìn)行檢測(cè),確定故障TSV位線的數(shù)目及位置；然后根據(jù)故障TSV位線信息及冗余TSV通道狀態(tài),選取相應(yīng)的容錯(cuò)策略.具體過程如下,若故障TSV位線數(shù)目小于冗余TSV位線的數(shù)目,且冗余TSV通道處于空閑狀態(tài),則通過輸入輸出端口全互連的三級(jí)CLOS網(wǎng)絡(luò),將數(shù)據(jù)映射到單向TSV通道與冗余TSV通道的合集上,在接收端利用分解CLOS網(wǎng)絡(luò)將數(shù)據(jù)還原；若故障TSV位線數(shù)目過多或冗余TSV通道被占用,則采用細(xì)粒度的串行化傳輸方案,保證數(shù)據(jù)的正常傳輸.將flit劃分成相同大小的子flit塊,并在發(fā)送端及接收端分別設(shè)置兩個(gè)flit大小的寄存器陣列,實(shí)現(xiàn)flit的拆分及組裝,然后以子flit塊為基本單位,按照流水線的方式,保證可用TSV位線的高效利用.

4 總結(jié)與展望

芯片容錯(cuò)作為提高集成電路產(chǎn)品使用周期的有效方法,在學(xué)術(shù)界和工業(yè)界都得到了廣泛的研究.針對(duì)3D NoC的容錯(cuò)設(shè)計(jì)目前已有諸多的研究,但是仍然存在著較多亟待解決的問題.本文對(duì)3D NoC容錯(cuò)設(shè)計(jì)面臨的新挑戰(zhàn)開展研究,探究通過3D NoC中低開銷、高可靠的容錯(cuò)方法,來解決3D NoC中關(guān)鍵通信部件(路由器和TSV)的故障問題.文章從路由器中的Buffer、交叉開關(guān)中的關(guān)鍵部件、TSV容錯(cuò)路由算法以及TSV冗余控制器設(shè)計(jì)四個(gè)方面,首先分析總結(jié)國內(nèi)外已有相關(guān)容錯(cuò)方案以及這些方案普遍存在的不足之處,其次探究了未來可容錯(cuò)性設(shè)計(jì)的發(fā)展方向與技術(shù)路線中的關(guān)鍵問題分析,最后給出了具體的擬解決方案.其中的關(guān)鍵問題包括如何在Buffer故障的情況下高效合理的利用剩余的可用資源；如何設(shè)計(jì)低開銷、高可靠的交叉開關(guān)容錯(cuò)架構(gòu),來解決交叉開關(guān)內(nèi)部故障問題；如何在非全互連3D NoC架構(gòu)中尋找最優(yōu)TSV進(jìn)行通信,以及探究冗余TSV與細(xì)粒度串行化傳輸相結(jié)合的通信自適應(yīng)容錯(cuò)方法.通過本文的相關(guān)研究,為片上網(wǎng)絡(luò)建立系統(tǒng)化的容錯(cuò)體系提供參考,同時(shí)也為提升三維集成電路可靠性提供理論方法和關(guān)鍵技術(shù).

傳統(tǒng)單一的容錯(cuò)方法都存在資源利用率不高或開銷過大等問題,針對(duì)故障位置和故障程度的不同,動(dòng)態(tài)自適應(yīng)地選擇高效可靠的容錯(cuò)策略將是未來片上網(wǎng)絡(luò)容錯(cuò)領(lǐng)域一個(gè)重要的發(fā)展方向.

[1]XIANG D,Chakrabarty K,Fujiwara H.Multicast-based testing and thermal-aware test scheduling for 3D ICswith a stacked network-on-chip[J].IEEE Transactions on Computers,2015,(99):1.

[2]Radfar F,Zabihi M,Sarvari R.Comparison between optimal interconnection network in different 2D and 3D noC structures[A].27th IEEE International System-on-Chip Conference (SOCC)[C].Las Vegas,NV:IEEE,2014.171-176.

[3]Elmiligia H,Gebalib F,El-Kharashi W M.Power-aware mapping for 3D-NoC designs using geneticalgorithms[J].Procedia Computer Science,2014,34:538-543.

[4]EghbalA,YaghiniP M,YazdiS S,BagherzadehN.TSV-to-TSV inductive coupling-aware codingscheme for 3D network-on-chip[A].IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)[C].Amsterdam:IEEE,2014.92-97.

[5]Sepulveda J,Gogniat G,Florez D,Diguet J-P,Pires R,Strum M.TSV protection:towards secure 3D-MPSoC[A].IEEE 6th Latin American Symposium onCircuits & Systems (LASCAS)[C].Montevideo:IEEE,2015.1-4.

[6]Ren Y,Liu L,Yin S,Wu Q-H,et al.A vlsi architecture for enhancing the fault tolerance of NoC using quad-spare mesh topology and dynamic reconfiguration[A].International Symposium on Circuits and Systems[C].Beijing:IEEE,2013.1793-1796.

[7]Radetzki M,Feng C C,Zhao X,Jantsch A.Methods for fault tolerance in networks-on-chip[J].ACM Computing Surveys,2013,46(1):1-38.

[8]Hernandez C,Roca A,Flich J,et al.Fault-tolerant vertical link design for effective 3D stacking[J].IEEE Computer Architecture Letters,2011,10(2):41-44.

[9]OSADA T,GODWIN M.International technology roadmap for semiconductors[EB/OL].http://www.itrs.net/.1999-07-08/1999-07-09.

[10]Ye H,Chi M,Huang S H.A design partitioning algorithm for 3-D integrated circuits[A].IEEE Int.Symp.ComputCommunControl Autom[C].Tainan:IEEE,2010.229-232.

[11]Hsu M K,Balabanov V,Chang Y W.TSV-aware analytical placement for 3-D IC designs based on a novel weighted-average wirelength model[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2013,32(4):497-509.

[12]Loi I,Mitra S,Lee T H,Fujita S.Benini L.A low-overhead fault tolerance scheme for TSV-based 3D network on chip links[A].International Conference on Computer-Aided Design[C].San Jose:IEEE,2008.598-602.

[13]Patti R.Impact of wafer-level 3D stacking on the yield of ICs[DB/OL].Future Lab.Int.,2007-09-07.

[14]Jiang L,Xu Q,Eklow B.On effective through-silicon via repair for 3-D-stacked ICs[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2013,32(4):559-571.

[15]向東,陳愛,孫家廣.基于局部故障塊的3維mesh/torus網(wǎng)的容錯(cuò)路由[J].計(jì)算機(jī)學(xué)報(bào),2004,27(5):611-618. Xiang Dong,Chen Ai,Sun Jia-guang.Fault-tolerant routing in 3D meshes/tori based on locally formed fault blocks[J].Chinese Journal of Computers,2004,27(5):611-618.(in Chinese).

[16]虞瀟,李麗,張宇昂,潘紅兵,王佳文,韓平.一種面向功耗免死鎖三維全動(dòng)態(tài)3D NoC路由算法[J].電子學(xué)報(bào),2013,41(2):329-334. Yu Xiao,Li L,Zhang Yu-ang,Pan Hong-bing,Wang Jia-wen,Han Ping.A power-aware dead lock avoid three-dimensionalfull-adaptive routing algorithm for 3D NoC[J].Acta Electronica Sinica,2013,41(2):329-334.(in Chinese)

[17]張士鑒,韓國棟,沈劍良,柯璘.基于故障鏈路緩存再利用的NoC容錯(cuò)路由算法[J].計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào),2014,26(1):131-137. Zhang Shi-jian,Han Guo-dong,Shen Jian-liang,KeLing.Fault-tolerant routing algorithm of NoC based on buffer reuse of faulty links[J].Journal of Computer-aided Design & Computer Graphics,2014,26(1):131-137.(in Chinese)

[18]王宇飛,李光順,吳俊華.無虛擬通道的3D NoC Zone Defense容錯(cuò)路由算法[J].計(jì)算機(jī)應(yīng)用研究,2016,33(1):205-209. Wang Yu-fei,Li Guang-shun,Wu Jun-hua.3D NoC zone defense fault-tolerant routing algorithm without virtual channels[J].Application Research of Computers,2016,33(1):205-209.(in Chinese)

[19]歐陽一鳴,陳義軍,梁華國,易茂祥,李建華.一種故障通道隔離的低開銷容錯(cuò)路由器設(shè)計(jì)[J].電子學(xué)報(bào),2014,42(11):2142-2149. Ouyang Yi-ming,Chen Yi-jun,Liang Hua-guo,Yi Mao-xiang,Li Jian-hua.Design of a low-overhead fault channel isolated fault-tolerant router[J].Acta Electronica Sinica,2014,42(11):2142-2149.(in Chinese)

[20]馮超超,張民選,李晉文,戴藝.一種可配置雙向鏈路的片上網(wǎng)絡(luò)容錯(cuò)偏轉(zhuǎn)路由器[J].計(jì)算機(jī)研究與發(fā)展,2014,51(2):454-463. Feng Chao-chao,Zhang Ming-xuan,Li Jin-wen,Dai Yi.A fault-tolerant deflection router with reconfigurable bidirectional link for NoC[J].Journal of Computer Research and Development,2014,51(2):454-463.(in Chinese)

[21]Lei Zhou,Ning Wu,Fen Ge.3-D spidergon:3-D topology of delay optimization for networks-on-chip[J].Transactions of Nanjing University of Aeronautics & Astronautics,2011,28(4):372-378.

[22]Akbari S,Shafieey A,Fathy M,Berangi R.AFRA:A low cost high performance reliable routing for 3d mesh NoCs[A].Design,Automation & Test in Europe Conference & Exhibition[C].Dresden:IEEE,2012.332-337.

[23]Ahmed A B,et al.Graceful deadlock-free fault-tolerant routing algorithm for 3D network-on-chip architecture [J].Elsevier Journal of Parallel and Distributed Computing,2014,74(4):2229-2240.

[24]Jouybari H N,Mohammadi K.A low overhead,fault tolerant and congestion aware routing algorithmfor 3D mesh-based network-on-chips[J].Microprocessors and Microsystems,2014,38(8):991-999.

[25]Rahmani A M,Vaddina K R,Atifk L,Liljeberg P,Losilaj P,Enhunenh T.High-performance and fault-tolerant 3D NoC-bus hybrid architecture using ARB-NET based adaptive monitoring platform[J].IEEE Transactions on Computers,2014,61(3):734-747.

[26]Hsieh A C,Hwang T T,Chang M T.TSV redundancy:architecture and design issues in 3D IC[A].Design,Automation & Test in Europe Conference & Exhibition[C].Dresden:IEEE,2010.166-171.

[27]Ditomaso D,Kodi A,Louri A.QORE:A fault tolerant network-on-chip architecture with power-efficient quad-function channel (QFC) buffers[A].IEEE 20th International Symposium High Performance Computer Architecture (HPCA) [C].Orlando,FL:IEEE,2014.320-331.

[28]Deorio A,Fick D,et al.A reliable routing architecture and algorithm for NoCs[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and System,2012,31(5):726-739.

[29]Pullini A,Angiolini F,Murali S.et al.Bringing NoCs to 65 nm[J].IEEE Micro,2007,27(5):75-85.

[30]Passas G,Katevenis M,Pnevmatikatos D.Crossbar NoCsare scalable beyond 100 nodes[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and System,2012,31(4):573-585.

[31]Neishaburi M H,Zilic Z.Reliability aware NoC router architecture using input channel buffer sharing[A].Great Lake Symposium on VLSI[C].New York:ACM,2009.511-516.

[32]歐陽一鳴,張一棟,梁華國,黃正峰.三維片上網(wǎng)絡(luò)故障及擁塞感知的容錯(cuò)路由器設(shè)計(jì)[J].電子學(xué)報(bào),2013.41(5):912-917. Ouyang Yi-ming,Zhang Yi-dong,Liang Hua-guo,Huang Zheng-feng.A fault-tolerant design of faults and congestion-aware router in three-dimensional network-on-chip[J].Acta Electronica Sinica,,2013.41(5):912-917.(in Chinese)

[33]LATIF K,et al.A novel topology-independent router architecture to enhance reliability and performance of networks-on-chip[A].IEEE IntSymp on Defect and Fault Tolerance in VLSI and Nanotechnology Systems[C].Vancouver:IEEE,2011.454-462.

[34]Latif K,Rahmani A M,Liang G,et al.PVS-NoC:partial virtual channel sharing NoC architecture[A].International Euromicro Conference[C].New York:IEEE,2011.470-477.

[35]Zhang Y,Morris J,Kodi A.Design of a performance enhanced and power reduced dual-crossbar network-on-chip (NoC) architecture[J].Microprocessors and Microsystems,2011,35(2):110-118.

[36]Ghiribaldi A,Strano A,Favalli M,et al.Power efficiency of switch architecture extensions for fault tolerant NoC design[A].International Green Computing Conference[C].San Jose:IEEE,2012.1-6.

[37]Garrou P,Bower C,Ramm P.Handbook of 3D Integration:Technology and Application of 3D Integrated Circuits(1-2)[M].Weinheim:WILEY-VCH Verlag GmbH & Co.KGaA,2008.

[38]Miyakawa N,et al.A 3D prototyping chip based on a wafer-level stacking technology[A].Asia and South Pacific Design Automation Conference[C].Yokohama:IEEE,2009.416-420.

[39]Swinnen B,Ruythooren W,Moor P D,et al.3D integration by cu-cuthermo-compression bonding of extremely thinned bulk-Si die containing 10μm pitch Through-Si Vias[A].International Electron Devices Meeting[C].San Francisco:IEEE,2006.1-4.

[40]A Topol,La Tulipe D C,Shi L,S Alam M,et al.Enabling SOI based assembly technology for three-dimensional integrated circuits[A].International Electron Devices Meeting[C].San Francisco:IEEE,2005.352-355.

[41]Kim D H,Athikulwongse K,Lim S K.Study of through-silicon-via impact on the 3-D stacked IC Layout[J].IEEE Transactions on VLSI Systems,2013,21(5):862-874.

[42]H Ying,A Jaiswal,T Hollstein.Deadlock-free generic routing algorithms for 3-Dimensional networks-on-chip with reduced vertical link density topologies[J].Journal of Systems Architecture,2013,59(7):528-542.

[43]Bahmani M,Sheibanyrad A,Pétrot F,et al.A 3D-NoC router implementation exploiting vertically-partially-connected topologies [A].IEEE Computer Society Annual Symposium on VLSI[C].Los Alamitos:IEEE Computer Society,2012.9-14.

[44]Dubois F,Sheibanyrad A,Pétrot F,et al.Elevator-first:a deadlock-free distributed routing algorithm for vertically partially connected 3D-NoCs[J].IEEE Transactions on Computers,2011,62(3):609-615.

[45]Pasca V,Anghel L,Benabdenbi M.Error resilience exploration in 3D systems[A].IEEE International On-Line Testing Symposium[C].Chania:IEEE,2013.1-5.

[46]Kang U,Chung H J.8 Gb 3-D DDR3 DRAM using through-silicon-via technology[J].IEEE Journal of Solid-State Circuits,2010,41(1):111-119.

[47]Zhang J,Yu L,Yang H.Self-test method and recovery mechanism for high frequency TSV array[A].IEEE/IFIP International Conference on VLSI and System-on-Chip[C].Hong Kong:IEEE,2011.260-265.

[48]Pasca V,Anghel L,Rusu C,Locatelli R,Coppola M.Error resilience of intra-die and inter-die communication with 3d spidergon STNoC[A].Design,Autumation& Test in Europe Conference[C].Dresden:IEEE,2010.275-278.

[49]Pasricha S,et al.A framework for TSV serialization-aware synthesis of application specific 3D Networks-on-Chip[A].International Conference on VLSI Design[C].Hyderabad:IEEE,2012.268-273.

[50]Miller F,Wild T,Herkersdorf A.Virtualized and fault-tolerant inter-layer-links for 3D-ICs[J].Microprocessors and Microsystems,2013,37(8):823-835.

[51]Liu C,Zhang L,Han Y,Li X W.Vertical interconnects squeezing in symmetric 3D mesh Network-on-Chip[A].Asia and South Pacific Design Automation Conference[C].Yokohama:IEEE,2011.357-362.

歐陽一鳴 男,1963年生,博士,教授,中國計(jì)算機(jī)學(xué)會(huì)高級(jí)會(huì)員,容錯(cuò)計(jì)算專業(yè)委員會(huì)委員.研究方向:片上網(wǎng)絡(luò)(NoC)與片上系統(tǒng)(SoC),嵌入式系統(tǒng)的綜合與測(cè)試,數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化.

E-mail:oyymbox@163.com

孫成龍 男,1993生,碩士研究生,研究方向:片上系統(tǒng)以及片上網(wǎng)絡(luò)容錯(cuò)方法.

E-mail:scl0313@163.com

陳 奇 男,1990年生,碩士研究生,研究方向:片上系統(tǒng)以及片上網(wǎng)絡(luò)容錯(cuò)方法.

E-mail:chenqi-swj@163.com

梁華國 男,1959年生,教授,博士生導(dǎo)師,中國計(jì)算機(jī)學(xué)會(huì)容錯(cuò)計(jì)算專業(yè)委員會(huì)委員,研究方向:嵌入式系統(tǒng)綜合與測(cè)試、數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化、ATPG 算法與分布式控制等.

E-mail:huagulg@hfut.edu.cn

易茂祥 男,1964年9月出生,博士,教授,IEEE會(huì)員,碩士生導(dǎo)師.主要研究方向:超大規(guī)模集成電路(VLSI)綜合與測(cè)試、VLSI可靠性、計(jì)算機(jī)應(yīng)用技術(shù).

E-mail:mxyi126@126.com

黃正峰 男,1978年生,博士,副教授,碩士生導(dǎo)師,中國計(jì)算機(jī)學(xué)會(huì)容錯(cuò)計(jì)算專業(yè)委員會(huì)委員.主要研究方向?yàn)榍度胧较到y(tǒng)綜合與測(cè)試、數(shù)字集成電路的硬件容錯(cuò)、星載SoC芯片的抗輻射加固.

E-mail:hanson-hfut@sina.com

閆愛斌 男,1983年生于吉林白城,2015年獲得合肥工業(yè)大學(xué)計(jì)算機(jī)應(yīng)用技術(shù)專業(yè)工學(xué)博士學(xué)位,現(xiàn)為安徽大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院講師.研究方向?yàn)榧{米集成電路軟錯(cuò)誤率分析和星載系統(tǒng)芯片SoC的抗輻射加固.

E-mail:abyan@mail.ustc.edu.cn

Fault-Tolerant Method of Critical Communication Components in 3D NoC:A Review

OUYANG Yi-ming1,SUN Cheng-long1,CHEN Qi1,LIANG Hua-guo2, YI Mao-xiang2,HUANG Zheng-feng2,YAN Ai-bin2

(1.SchoolofComputerandInformation,HefeiUniversityofTechnology,Hefei,Anhui230009,China; 2.SchoolofElectronicScience&AppliedPhysics,HefeiUniversityofTechnology,Hefei,Anhui230009,China)

3D NoC stacking the multi-chips with TSV has many advantages,such as high integration density and high communication efficiency.It is the mainstream of communication architecture on multi-core on-chip systems.However,due to the process variation,physical defects and low yield of TSV,3D NoC is facing serious fault problems.It is essential to design a fault-tolerant mechanism for 3D NoC to ensure the efficiency of communication.In this paper,we focus on the failure and fault-tolerance issues of the critical communication components (routers and TSVs) in 3D NoC.From the description of fault-tolerance necessity,researches situation at home and abroad,future research directions,key issues and the proposed solutions,we conduct an in-depth discussion.Thus,we provide integrated solutions for improving the reliability of NoC and ensuring efficient communication system.

integrated circuit; 3D NoC; fault tolerant; through-silicon-via; router reinforcement

2015-05-11；

2016-03-04；責(zé)任編輯:梅志強(qiáng)

國家自然科學(xué)基金(No.61474036,No.61274036,No.61371025,No.61574052)；安徽省自然科學(xué)基金(No.1508085MF117)

TP302

A

0372-2112 (2016)12-3053-011

??學(xué)報(bào)URL:http://www.ejournal.org.cn

10.3969/j.issn.0372-2112.2016.12.034