考慮多時鐘周期瞬態(tài)脈沖疊加的鎖存窗屏蔽模型

閆愛斌,梁華國,黃正峰,蔣翠云,易茂祥

(1.合肥工業(yè)大學計算機與信息學院,安徽合肥 230009；2.安徽大學計算機科學與技術學院,安徽合肥 230601；3.合肥工業(yè)大學電子科學與應用物理學院,安徽合肥 230009；4.合肥工業(yè)大學數(shù)學學院,安徽合肥 230009)

考慮多時鐘周期瞬態(tài)脈沖疊加的鎖存窗屏蔽模型

閆愛斌1,2,梁華國3,黃正峰3,蔣翠云4,易茂祥3

(1.合肥工業(yè)大學計算機與信息學院,安徽合肥 230009；2.安徽大學計算機科學與技術學院,安徽合肥 230601；3.合肥工業(yè)大學電子科學與應用物理學院,安徽合肥 230009；4.合肥工業(yè)大學數(shù)學學院,安徽合肥 230009)

集成電路工藝水平的提升,使得由單粒子瞬態(tài)脈沖造成的芯片失效越發(fā)不容忽視.為了準確計算單粒子瞬態(tài)脈沖對鎖存器造成的失效率,提出一種考慮多時鐘周期瞬態(tài)脈沖疊加的鎖存窗屏蔽模型.使用提出的考慮扇出重匯聚的敏化路徑逼近搜索算法查找門節(jié)點到達鎖存器的敏化路徑,并記錄路徑延遲；在扇出重匯聚路徑上,使用提出的脈沖疊加計算方法對脈沖進行疊加；對傳播到達鎖存器的脈沖使用提出的鎖存窗屏蔽模型進行失效率的計算.文中的鎖存窗屏蔽模型可以準確計算扇出重匯聚導致的脈沖疊加,并對多時鐘周期情形具有很好的適用性.針對ISCAS’85基準電路的軟錯誤率評估結果表明,與不考慮多時鐘周期瞬態(tài)脈沖疊加的方法相比,文中方法使用不到2倍的時間開銷,平均提高7.5%的軟錯誤率評估準確度.

鎖存窗屏蔽；脈沖疊加；多時鐘周期；扇出重匯聚

1 引言

工藝尺寸的降低,使得空間輻射效應引起的軟錯誤成為納米集成電路相當主要的不可靠因素來源之一[1,2].軟錯誤是由集成電路瞬態(tài)故障引起的暫時性錯誤,而集成電路發(fā)生瞬態(tài)故障的主要原因是空間輻射環(huán)境中各種能量的中子或芯片封裝材料中鈾和釷摻雜發(fā)生放射性衰減發(fā)出α粒子的撞擊[2].隨著工藝水平的提高,組合邏輯門節(jié)點電容與工作電壓呈現(xiàn)減小趨勢,致使門節(jié)點臨界電荷降低,導致低能量粒子的撞擊便可產(chǎn)生足夠的沉積電荷從而發(fā)生軟錯誤,加重了組合邏輯對軟錯誤的敏感性,并且組合邏輯相對于存儲單元發(fā)生軟錯誤的比重越發(fā)突出[3],由此引發(fā)的集成電路容錯設計面臨巨大挑戰(zhàn).

粒子撞擊組合邏輯門單元敏感區(qū),在門的輸出端產(chǎn)生可觀測的電壓擾動,表現(xiàn)為單粒子瞬態(tài)(Single Event Transient,SET)脈沖[2].產(chǎn)生的SET脈沖若能夠傳播到存儲單元,則可能被捕獲,從而發(fā)生軟錯誤.在早期深亞微米工藝水平下,組合邏輯對SET脈沖的屏蔽效應相對顯著,主要體現(xiàn)在[2,4]:(1)邏輯屏蔽,即產(chǎn)生SET脈沖的引腳,由于受到邏輯門控制值的影響,不存在到達存儲單元或主輸出的數(shù)據(jù)通路,脈沖被屏蔽；(2)電氣屏蔽,即在數(shù)據(jù)通路上傳播的SET脈沖,由于受到邏輯門的削弱作用,其寬度/幅值被弱化；(3)鎖存窗屏蔽,即到達存儲單元的SET脈沖,由于未落在有效的鎖存窗口之內(nèi),或其有效寬度和幅值較小,不滿足存儲單元采樣時間,脈沖被屏蔽.有效幅值為器件邏輯值翻轉閾值,有效寬度為正/負脈沖上升/下降沿到達有效幅值的時間點與下降/上升沿到達有效幅值的時間點之差.下文提及的脈沖寬度如不特殊說明,均指有效寬度.易知,SET脈沖能否被捕獲,最終取決于鎖存窗屏蔽效應.

失效率是指工作到某一時刻尚未失效的器件或系統(tǒng),在該時刻后,單位時間內(nèi)發(fā)生失效的概率.由空間輻射效應引起的失效率,其評估方法大體上分為兩類:輻射試驗和軟件仿真.由于輻射試驗方法需要流片,成本高、試驗周期長,因而軟件仿真的方法被業(yè)界廣泛采用.軟件仿真方法的準確性高度依賴于故障模型和故障傳播模型[5],而鎖存窗屏蔽模型恰恰是故障模型和故障傳播模型的核心,亦是評估組合電路失效率的關鍵步驟,因而鎖存窗屏蔽模型的精確與否,將對失效率的計算結果造成不同程度的偏差.

在納米工藝下,由于時鐘周期和路徑延遲的減小,扇出重匯聚問題變得越發(fā)不容忽視,并且對于單粒子事件,扇出重匯聚是導致SET脈沖發(fā)生疊加的一個重要因素[6].粒子撞擊組合邏輯門單元G產(chǎn)生的SET脈沖,沿著以G的各個扇出門為起始點的多條路徑進行傳播,并且最終匯聚到同一個門單元,脈沖可能會發(fā)生疊加,這種現(xiàn)象稱為SET脈沖的扇出重匯聚.以NOR2為例,圖1給出扇出重匯聚導致SET脈沖疊加的情形.如圖1(a)所示,粒子撞擊G1產(chǎn)生的SET脈沖分別沿路徑1和路徑2傳播到達匯聚點G6,發(fā)生疊加,形成一個新的SET脈沖.疊加結果如圖1(b)所示,左半部分為最壞情況,即門G2、G3延遲的和Tdly與脈寬相當,疊加后脈寬最大.右半部分為是最好情況,即Tdly很小或當G2、G3邏輯門不存在時,疊加后脈寬最小,且由兩個脈沖變?yōu)橐粋€脈沖.若不考慮脈沖疊加,則認為傳播到達G6的兩個脈沖相互獨立,計算失效率時分別被采樣/屏蔽,相當于被計算兩次,這顯然與實際情況不符,對失效率的計算結果造成了偏差.

Massengill L W等人對90-nm體硅工藝CMOS器件產(chǎn)生的SET脈沖寬度進行了實測,在室溫下的最大脈寬為1500ps[7].這意味著,當時鐘頻率超過667Mhz,此類脈沖將對多個時鐘周期的采樣造成影響.與此同時,Schwank J R等人也指出脈寬會大于一個時鐘周期的情形[8].進一步地,由圖1(b)可知,傳播到A、B輸入端的脈沖寬度已超過一個時鐘周期的寬度Tclk,疊加后的脈沖寬度可能會比Tclk大得多,因此需要考慮多時鐘周期的情形.SET脈沖的產(chǎn)生可由雙指數(shù)電流源進行模擬[9].對寬脈沖考慮多時鐘周期的情形相當于對故障點在多個時鐘周期持續(xù)施加故障模擬電流源；僅考慮單時鐘周期的情形相當于對故障點只在發(fā)生故障的單個時鐘周期之內(nèi)施加故障模擬電流源,并在下一個時鐘周期到來時撤銷施加故障模擬電流源.

目前國際上較為典型的幾種失效率評估方法都使用了不同的鎖存窗屏蔽模型[10～14],這些模型至少存在如下缺陷:

(1) 存在明顯的建模錯誤[10,11,13,14]；

(2)未考慮脈沖疊加的情形,認為匯聚到門節(jié)點的各個脈沖是相互獨立的[10,12～14]；

(3)未考慮多時鐘周期的情形,認為一個脈沖最多只被鎖存一次[10～13]；

(4) 考慮了脈沖疊加的情形,但沒有考慮多時鐘周期的情形[11]；

(5)考慮了多時鐘周期的情形,但模型不準確,論證不充分[14].

本文提出的鎖存窗屏蔽模型考慮了多時鐘周期脈沖疊加的情形,提高了鎖存窗屏蔽效應評估的準確度.首先使用提出的敏化路徑逼近搜索算法可以準確計算門節(jié)點到達鎖存器的敏化路徑及路徑延遲；其次在扇出重匯聚路徑上,使用提出的脈沖疊加計算方法可以對疊加的脈沖進行準確的脈寬計算；最后對傳播到達鎖存器的脈沖使用提出的鎖存窗屏蔽模型可以準確進行失效率的評估.分析驗證和針對ISCAS’85基準電路的實驗結果表明,提出的鎖存窗屏蔽模型對于納米工藝下組合電路的失效率和軟錯誤率的評估,適用性更好,計算結果更精確,能夠為組合電路脆弱節(jié)點的篩選和選擇性加固提供參考,具有重要的研究意義和應用價值.

2 現(xiàn)有的鎖存窗屏蔽模型

以高電平采樣的鎖存器為例,圖2給出了SET脈沖被鎖存和被屏蔽的情形.脈沖覆蓋鎖存窗口,且其有效寬度d大于鎖存窗口寬度Tsh,則被鎖存.此外的情形,脈沖均被屏蔽.Tsh由鎖存器建立時間ts和保持時間th決定.ts是時鐘翻轉之前輸入的數(shù)據(jù)必須保持穩(wěn)定的時間,th是時鐘翻轉之后輸入數(shù)據(jù)必須保持穩(wěn)定的時間.一個數(shù)據(jù)若要在上升沿被鎖存,那么這個數(shù)據(jù)就要在時鐘上升沿的建立時間和保持時間內(nèi)保持穩(wěn)定.

美國東北大學Tahoori M B等人提出一種粗略的鎖存窗屏蔽模型[10],具體如式(1)所示.其中d為脈沖寬度,Platching為SET脈沖被鎖存的概率,即鎖存器失效概率.圖3給出了對該模型的解釋,認為失效概率是d與ts和th的重疊量相對整個時鐘周期Tclk所占的比例.但是,當d

(1)

美國卡內(nèi)基梅隆大學Marculescu D等人提出一種改進的鎖存窗屏蔽模型[11],具體如式(2)所示.其中dk為沿著不同敏化路徑到達鎖存器的SET脈沖寬度,dinit為SET脈沖初始寬度.認為到達鎖存器的各個脈沖是相互獨立的,失效概率的計算是機械式的累加,并且也未對多時鐘周期的情形進行分析驗證.此外,在納米工藝下,時鐘頻率的提高導致Tclk降低,dinit可能會與Tclk相當,甚至大于Tclk,導致模型計算結果為無窮大或為負,進一步說明該模型是不合理的.

(2)

美國密歇根大學Sylvester D M等人提出一種較為合理的鎖存窗屏蔽模型[12],具體如式(3)所示.但是,由于未考慮到脈沖發(fā)生疊加的情形,并且也未對多時鐘周期的情形進行分析驗證,因此該模型仍然存在缺陷.

(3)

美國奧本大學的Agrawal V D等人對式(3)模型進行改進[13],具體如式(4)所示.對多周期情形的分析初見端倪,認為過大的SET脈沖必然會造成一次失效.加入Platching=1的條件分支,看似合理.然而實際上會存在該種情形:過大的SET脈沖會造成多次失效！如圖4所示,脈沖d1會被多次鎖存.如果正確的數(shù)據(jù)始終是低電平,則d1會造成鎖存器發(fā)生兩次失效,而式(4)的計算結果最大值僅為1.此外,式(4)還存在與式(3)相同的缺陷.

(4)

臺灣國立交通大學Wen H P等人考慮到脈沖在多個時鐘周期被采樣的情形,對式(4)模型進行改進[14].將失效概率表述為失效率,失效率一般以λ表示,取值可以大于1.他們將式(4)改寫為式(5)的形式,并被提出的式(7)模型進行調用.其中Nerr為脈寬d相對于Tclk的倍數(shù),取下確界整數(shù)值.d′為去除d中Tclk整數(shù)倍寬度的脈寬余量.認為d為Tclk的N倍,就必然會產(chǎn)生N次失效.這顯然是不合理的.如圖4所示,d2為Tclk的2倍,但實際上d2只被鎖存一次.同樣,式(7)還存在與式(3)相同的缺陷.

(5)

w=ts+th

(6)

λ(d,w)=Nerr+λ(d′,w)

(7)

(8)

d′=d-Nerr·Tclk

(9)

綜上所述,現(xiàn)有的鎖存窗屏蔽模型要么未考慮脈沖疊加,要么未考慮多周期的情形,要么存在明顯的錯誤,因而不夠精確.使用該類鎖存窗屏蔽模型計算電路失效率,并評估電路的脆弱節(jié)點,將對集成電路的選擇性抗輻射加固造成誤導,從而影響集成電路芯片在航空、航天等高可靠需求領域的應用.

3 本文方案

本節(jié)首先給出扇出重匯聚導致的多時鐘周期瞬態(tài)脈沖疊加的計算方法,然后給出考慮脈沖疊加的鎖存窗屏蔽模型,最后對該模型在單時鐘周期情形以及多時鐘情形下的適用性進行理論分析和驗證.

3.1 多時鐘周期瞬態(tài)脈沖的疊加

圖1給出了G1產(chǎn)生的SET脈沖分別沿路徑1和路徑2傳播到達匯聚點G6,發(fā)生疊加并形成一個新SET脈沖的情形.與此同時,圖5給出了G1、G5、G4、G6輸出端的SET脈沖波形.G1產(chǎn)生一個0-1-0型SET脈沖,由于路徑2延遲較小,G5輸出端的波形被事先觀測到；由于路徑1延遲較大,G4輸出端的波形經(jīng)過一個延遲差后被觀測到；由于脈沖匯聚到G6并發(fā)生疊加,由此產(chǎn)生一個新的SET脈沖(1-0-1型,寬度為dG5+dG4-dovlp).G5、G4輸出端的脈沖存在一個重疊量dovlp,對于圖5的情形,dovlp越大,G6輸出端的脈沖寬度越小.此時若認為傳播到G6的兩個脈沖是獨立的(總寬度為dG5+dG4),產(chǎn)生的失效率評估誤差最大,并且被高估.

不失一般性,現(xiàn)將匯聚到NOR2的脈沖所有疊加情形加以討論,具體如圖6所示.A、B、Out分別為NOR2的兩個輸入引腳和輸出引腳.傳播到A、B端的脈沖,dovlp為其重疊部分,dApure和dBpure分別為去除重疊部分的自身部分.考慮疊加的情形共有四種,Out端給出了疊加后的情形.忽略脈沖疊加的情形共有兩種,認為脈沖是獨立的,則當NOR2的一個輸入引腳為恒定的非控制值時,穿過另一個引腳的脈沖被原樣輸出.

當考慮脈沖疊加,Out端脈沖寬度dconsider可以表示為:

(10)

當不考慮脈沖疊加,Out端脈沖寬度dignore可以表示為:

dignore=P(A=0)×dB+P(B=0)×dA

(11)

注意到,

(2)

(13)

(14)

因此有:

dignore-dconsider=(1-2×P(A=1,B=1))dovlp

(5)

P(A=1,B=1)概率值取決于電路拓撲結構和輸入激勵,當P(A=1,B=1)<0.5時,忽略脈沖疊加將導致失效率被高估；當P(A=1,B=1) > 0.5時,忽略脈沖疊加將導致失效率被低估.不失一般性,假定P(A=1)=P(B=1)=0.5,則P(A=1,B=1)=0.25.因此,忽略脈沖疊加將導致失效率被高估0.5dovlp.依據(jù)上述方法,對于其他類型的邏輯門亦可得出類似結論,在此從略.

對于扇出重匯聚導致脈沖疊加的情形,準確的敏化路徑搜索是需要優(yōu)先解決的問題.顧名思義,敏化路徑是被敏化的路徑,它要求處于敏化路徑上的邏輯門單元的非敏化引腳需為非控制值,否則會發(fā)生邏輯屏蔽導致路徑被切斷.圖1給出G1到G6的兩條敏化路徑,當IN1和IN4為控制值0時,路徑1和路徑2均將被切斷.圖5給出脈沖延遲差和重疊量,在搜索敏化路徑時通過計算路徑1和路徑2路徑時延可得.下面給出考慮扇出重匯聚的敏化路徑逼近搜索算法(算法1.FindSensPathsByInjFaults).

算法1 FindSensPathsByInjFaults

//輸入：初始敏化路徑與延遲鏈表lstSensPathAndDelayInitial，故障門gFtSrc，目標門gDest.

// 輸出：整體敏化路徑與延遲鏈表lstSensPathAndDelayTotally.

對故障門的扇出進行廣度優(yōu)先搜索(breadth first search, BFS)并記錄故障敏化扇出門；

// 故障敏化扇出門數(shù)據(jù)結構為list〈gate*〉 lstFoSensGates

FOR lstFoSensGate ← lstFoSensGates.begin() to lstFoSensGates.end() DO

建立當前敏化路徑與延遲鏈表lstSensPathAndDelayCurrent；

將lstSensPathAndDelayInitial數(shù)據(jù)記入lstSensPathAndDelayCurrent；

查找敏化引腳對應延遲并將lstFoSensGate與延遲記入lstSensPathAndDelayCurrent；

IF(lstFoSensGate逼近到達gDest)

將鏈表lstSensPathAndDelayCurrent記入鏈表lstSensPathAndDelayTotally；

ELSE

gFtSrc=lstFoSensGate；

FindSensPathsByInjFaults(lstSensPathAndDelayCurrent,gFtSrc,gDest)；

ENDIF

END

給定電路拓撲結構,輸入激勵決定敏化路徑序列.通過電路門級仿真,可得所有邏輯門各個引腳信號.算法通過對門(如,G1)的輸出信號進行翻轉以模擬故障注入并進行故障傳播,可得待鎖存值發(fā)生翻轉的鎖存器LAupset.算法將LAupset的元素作為目標門,將故障注入門作為故障門,將發(fā)生翻轉的鎖存器與零延遲一并作為初始敏化路徑與延遲鏈表的元素.進行如上算法所列舉的操作,可得故障門到達鎖存器的全部敏化路徑.通過恢復對故障門輸出信號的翻轉并對其扇出錐進行二次門級仿真,可以清除故障注入.

算法首先對故障門的扇出進行BFS搜索并記錄故障敏化扇出門,而后分別將故障敏化扇出門及其敏化引腳延遲記錄到當前敏化路徑與延遲鏈表中,故障敏化扇出門若已逼近到達目標門,則需將當前敏化路徑與延遲鏈表記錄到整體敏化路徑與延遲鏈表中,否則便將故障扇出門設定為當前故障門并遞歸調用本算法,最終只將能夠到達目標門的鏈表記錄到整體敏化路徑與延遲鏈表中而得解.

綜上所述,通過精確搜索敏化路徑,并記錄發(fā)生扇出重匯聚的子路徑及其延遲,給定初始SET脈沖,便可準確計算dconsider.圖6給出時鐘信號CLK的變化情況,以上討論的SET脈沖疊加對多時鐘周期的情形具有很好的適用性.

3.2 提出的鎖存窗屏蔽模型

(16)

下面對其在單周期情形下的正確性進行驗證.

假定脈沖匯聚到任意邏輯門G發(fā)生疊加后寬度為D0,經(jīng)歷時間tprop最終到達鎖存器LA,寬度變?yōu)镈.圖7給出脈沖在單個時鐘周期內(nèi)傳播的情形,tprop為D0傳播到達LA的傳播時延,VS,G為G的翻轉閾值.有如下結論:

(17)

(18)

若D被鎖存,需滿足以下條件:

(19)

(20)

D>Tsh

(21)

因此有:

t1∈(Tclk+th-tprop-D,Tclk-ts-tprop)

(22)

此外,若D被鎖存,還需要滿足一個條件,即要么A′>VS,LA(當非故障采樣值為0),要么A′

由于t1在一個時鐘周期T∈[0,Tclk]之內(nèi)隨機出現(xiàn),假定t1在區(qū)間T內(nèi)服從均勻分布,則發(fā)生式(22)事件的概率為:

P(t1∈(Tclk+th-tprop-D,Tclk-ts-tprop))

(23)

顯然,其值為(D-Tsh)/Tclk。

綜上,當D≤Tsh,D被鎖存的概率為0；當D>Tsh,D被鎖存的概率為(D-Tsh)/Tclk,得證.

下面對其在多周期情形下的正確性進行驗證.

(1) 當D≤Tsh時,失效次數(shù)必然為0,λ=0；

(2) 當D∈(Tsh,Tclk+Tsh]時,失效次數(shù)為0或1.如圖3所示,脈沖d3寬度恰好達到該條件的上界,此時無論d3如何移動,必然覆蓋一個鎖存窗口,造成一次失效.如同單時鐘周期情形下正確性的驗證,失效1次的概率為P1=(D-Tsh)/Tclk,則失效0次的概率為P0=1-P1,有λ=0×P0+1×P1=P1=(D-Tsh)/Tclk.

(3) 當D∈(Tclk+Tsh,2Tclk+Tsh]時,失效次數(shù)為1或2.一旦脈沖寬度達到該條件上界,必然覆蓋兩個鎖存窗口,造成兩次失效.如同單時鐘周期情形下正確性的驗證,失效2次的概率為P2=(D-(Tclk+Tsh))/Tclk,則失效1次的概率為P1=1-P2,有λ=1×P1+2×P2=1+P2=(D-Tsh)/Tclk.

(4) 按照上面的方法,以此類推.因此有5).

(5)當D∈(N·Tclk+Tsh,(N+1)·Tclk+Tsh]時,失效次數(shù)為N或N+1,其中N=(D-Tsh)/Tclk,取下界整數(shù)值.一旦脈沖寬度達到該條件的上界,必然覆蓋N+1個鎖存窗口,造成N+1次失效.如同單時鐘周期情形下正確性的驗證,失效N+1次的概率為PN+1=(D-(N·Tclk+Tsh))/Tclk,因此失效N次的概率為PN=1-PN+1,有λ=N×PN+(N+1)×PN+1=N+PN+1=(D-Tsh)/Tclk.

易知,以上討論的(1)～(5)情形等價于:

(24)

綜上,當D≤Tsh,D造成的失效率為0,λ=0；當D>Tsh,D必然落在區(qū)間(N·Tclk+Tsh,(N+1)·Tclk+Tsh]之內(nèi),N為自然數(shù),此時D造成的失效率均為(D-Tsh)/Tclk,λ=(D-Tsh)/Tclk,得證.

4 實驗與結果分析

為進一步驗證本文方法的正確性,使用45nm Nangate標準單元庫,對ISCAS′85基準電路進行考慮多時鐘周期瞬態(tài)脈沖疊加的軟錯誤率(soft error rate,SER)計算,并與同類文獻進行對比分析.

4.1 軟錯誤率的計算

軟錯誤率是器件或系統(tǒng)發(fā)生軟錯誤的比率,式 (25)給出了軟錯誤率的計算公式.

SER=λckt×RPH×Reff×Ackt×3.6×1012

(25)

上式中λckt為電路整體失效率,RPH與Reff分別為輻射環(huán)境中的粒子通量與有效撞擊率,參考文獻[11,12]分別取值為56.5m-2s-1、2.2×10-5.Ackt為組合電路全部邏輯門單元面積總和.

對于特定標準門單元庫,首先建立各個標準邏輯門單元特征參數(shù)表,將提取的各個門單元引腳電容與延遲、負載參數(shù)及面積信息存儲到程序數(shù)據(jù)結構,然后通過算法2計算電路軟錯誤率.

其中N為測試向量個數(shù),S為敏化路徑條數(shù),W為脈沖注入個數(shù),G為敏化路徑上的門單元.算法首先讀取輸入?yún)?shù)并解析電路網(wǎng)表,然后隨機生成若干組測試向量.針對每一組測試向量,進行如下操作:(1) 邏輯仿真,使用提出的敏化路徑逼近搜索算法查找各個門單元到鎖存器的敏化路徑,識別扇出重匯聚子路徑并標記扇出點與匯聚點；(2) 對處在敏化路徑上的第一個門單元進行不同寬度的脈沖注入以模擬不同能量的粒子來襲,然后將脈沖在敏化路徑上進行傳播,并協(xié)同計算脈沖疊加與電氣屏蔽效應.通過文獻[12]提出的電氣屏蔽模型評估電氣屏蔽效應；(3) 使用提出的鎖存窗屏蔽模型計算脈沖對鎖存器造成的失效率并統(tǒng)計電路總體失效率.最后,取各個測試向量下的電路平均失效率,進而通過式(25)計算可得電路總體軟錯誤率.

算法2 SERComputing

//輸入:電路網(wǎng)表、測試向量數(shù)目、工藝庫參數(shù).

//輸出:電路總體軟錯誤率.

讀取輸入?yún)?shù)并解析電路網(wǎng)表；

使用隨機向量生成器產(chǎn)生測試向量；

FORi← 1 toNDO

電路邏輯仿真；

查找敏化路徑并記錄路徑延遲；

識別扇出重匯聚子路徑并標記扇出點與匯聚點；

FORj← 1 toSDO

FORw← 1 toWDO

FORk← 1 toGDO

協(xié)同計算脈沖疊加與電氣屏蔽效應；

END

計算鎖存窗屏蔽效應；

統(tǒng)計電路總體失效率；

END

END

END

計算電路總體軟錯誤率；

4.2 實驗結果的比較

本文實驗環(huán)境為Windows XP x86 SP3 OS、4GB內(nèi)存、Intel Quad-Core i5處理器.

將時鐘頻率設定為2GHz,Tsh設定為30ps[15],隨機產(chǎn)生1000組測試向量[16],使用如下雙指數(shù)電流源[9]進行初始SET脈沖寬度生成.

(26)

其中Q為電荷收集量,τα為電荷收集時間常數(shù),τβ為電荷通道建立時間常數(shù).45nm工藝下,τα和τβ分別取值為1.5×10-10、5×10-11s.

針對Q∈[0,300fc]中10的整數(shù)倍電荷量的粒子進行初始脈寬生成,使用第3節(jié)提出的多周期瞬態(tài)脈沖疊加方法對SET脈沖進行疊加并計算脈沖對電路造成的總體軟錯誤率,計算結果如表1所示.

表1中SER1與時間1、SER2與時間2分別為不考慮和考慮多時鐘周期瞬態(tài)脈沖疊加的軟錯誤率計算結果與時間開銷,SER3與時間3為文獻[14]中僅考慮多時鐘周期情形的軟錯誤率計算結果與時間開銷.由于同類文獻甚少,因此本文主要與同類文獻[14]進行比較.定義A方法軟錯誤率評估結果SERA相對于B方法軟錯誤率評估結果SERB的偏差SERdiff為:

(27)

因此有表1數(shù)據(jù)diff21、diff32,含義分別為SER2相對SER1以及SER3相對SER2的軟錯誤率偏差,從而有其均值7.5%與9.2%.這意味著:(1)與考慮多時鐘周期瞬態(tài)脈沖疊加的軟錯誤率計算結果相比,不考慮多時鐘周期瞬態(tài)脈沖疊加的軟錯誤率計算結果要被低估7.5%.分析其原因,雖然3.1節(jié)從統(tǒng)計學角度指出忽略脈

表1 軟錯誤率計算結果與時間開銷

數(shù)據(jù)指出考慮多時鐘周期的情形會使軟錯誤率計算結果更高[14].由此可見,相比于扇出重匯聚導致的脈沖疊加,多時鐘周期情形導致的軟錯誤率提升占據(jù)主導地位,因而綜合考慮多時鐘周期瞬態(tài)脈沖疊加的軟錯誤率計算結果SER2要比SER1偏高.(2)文獻[14]的軟錯誤率計算結果SER3比本文SER2還要高9.2%.分析其原因,文獻[14]認為脈寬是時鐘周期的多少倍,就會至少造成多少次失效,軟錯誤率顯然被高估.此外,圖8給出SER1、SER2、SER3的對比結果,它們具有一致的變化趨勢,進一步說明本文方法是合理的.

關于時間開銷,本文使用考慮扇出重匯聚的敏化路徑逼近搜索算法,并進行脈沖疊加,因而引入較多的時間開銷.由表1可知,SER2平均計算時間約為SER1平均計算時間的1.7倍,但是本文的軟錯誤率計算準確度平均提高7.5%.此外,由于文獻[14]使用高性能計算機評估軟錯誤率,其時間開銷較小.由于計算平臺的不一致性,本文未與其進行時間開銷的比較.

5 總結

集成電路工藝水平的不斷提升,導致鎖存器越發(fā)容易受到單粒子瞬態(tài)脈沖的干擾而發(fā)生誤采樣.高性能集成電路工作頻率的提高,路徑延遲的降低,使得扇出重匯聚導致的SET脈沖疊加越發(fā)不容忽視.理論分析表明,扇出重匯聚導致疊加的SET脈沖可能更寬.同時,時鐘周期的減小,進一步加重了疊加的脈沖在多個周期之內(nèi)對鎖存器的干擾.提出的鎖存窗屏蔽模型,充分考慮扇出重匯聚導致的SET脈沖疊加,并對多時鐘周期情形具有很好的適用性.本文方法與不考慮多時鐘周期瞬態(tài)脈沖疊加的方法相比,使用不到2倍的時間開銷,平均提高7.5%的軟錯誤率評估準確度,能夠為電路脆弱節(jié)點的篩選和選擇性抗輻射加固提供參考.

[1]Wu K C,Marculescu D.A low-cost,systematic methodology for soft error robustness of logic circuits [J].IEEE Transactions on Very Large Scale Integration Systems,2013,21(2):367-379.

[2]Ferlet-Cavrois V,Massengill L W,Gouker P.Single event transients in digital CMOS—A review[J].IEEE Transactions on Nuclear Science,2013,60(3):1767-1790.

[3]Black J D,Dodd P E,Warren K M.Physics of multiple-node charge collection and impacts on single-event characterization and soft error rate prediction[J].IEEE Transactions on Nuclear Science,2013,60(3):1836-1851.

[4]Zhang M,Shanbhag N R.Soft-error-rate-analysis (SERA) methodology[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2006,25(10):2140-2155.

[5]Chen L,Ebrahimi M,Tahoori M B.CEP:correlated error propagation for hierarchical soft error analysis[J].Journal of Electronic Testing,2013,29(2):143-158.

[6]Liu B W,Chen S M,Liang B,et al.The effect of re-convergence on SER estimation in combinational circuits[J].IEEE Transactions on Nuclear Science,2009,56(6):3122-3129.

[7]Gadlage M J,Ahlbin J R,Narasimham B,et al.Increased single-event transient pulsewidths in a 90-nm bulk CMOS technology operating at elevated temperatures[J].IEEE Transactions on Device and Materials Reliability,2010,10(1):157-163.

[8]Dodd P E,Shaneyfelt M R,Felix J A,et al.Production and propagation of single-event transients in high-speed digital logic ICs[J].IEEE Transactions on Nuclear Science,2004,51(6):3278-3284.

[9]Messenger G C.Collection of charge on junction nodes from ion tracks[J].IEEE Transactions on Nuclear Science,1982,29(6):2024-2031.

[10]Asadi H,Tahoori M B.Soft error derating computation in sequential circuits[A].Proceedings of the IEEE/ACM International Conference on Computer-aided Design[C].Taiwan:IEEE,2006.497-501.

[11]Miskov-Zivanov N,Marculescu D.Circuit reliability analysis using symbolic techniques[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2006,25(12):2638-2649.

[12]Rao R R,Chopra K,Blaauw D T,et al.Computing the soft error rate of a combinational logic circuit using parameterized descriptors[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2007,26(3):468-479.

[13]Wang F,Agrawal V D.Soft error rate determination for nanoscale sequential logic[A].Proceedings of the 11th IEEE International Symposium on Quality Electronic Design[C].Santa Clara:IEEE,2010.225-230.

[14]Huang H M,Wen H P.Advanced soft-error-rate (SER) estimation with striking-time and multi-cycle effects[A].Proceedings of the 51st Annual Design Automation Conference on Design Automation Conference[C].San Francisco:IEEE,2014.11-16.

[15]Salman E,Friedman E G.Reducing delay uncertainty in deeply scaled integrated circuits using interdependent timing constraints[A].Proceedings of the ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems[C].New York:IEEE,2010.1-6.

[16]Holcomb D,Li W C,Seshia S A.Design as you see FIT:System-level soft error analysis of sequential circuits[A].Proceedings of the Conference on Design,Automation and Test in Europep[C].Dresden:IEEE,2009.785-790.

閆愛斌 男,1983年生于吉林白城,2015年獲得合肥工業(yè)大學計算機應用技術專業(yè)工學博士學位,現(xiàn)為安徽大學計算機科學與技術學院講師.主持國家自然科學基金一項(編號為61604001),研究方向為納米集成電路軟錯誤率評估和星載系統(tǒng)芯片SoC的抗輻射加固.

E-mail:abyan@mail.ustc.edu.cn

梁華國 男,1959年生于安徽合肥,2003年博士畢業(yè)于德國斯圖加特大學,現(xiàn)為合肥工業(yè)大學電子科學與應用物理學院和計算機與信息學院教授、博士生導師.1998年至2003年,在德國斯圖加特大學計算機科學系作訪問學者,并獲得德國斯圖加特大學博士學位.先后主持或參加多項國際和國內(nèi)的國家級研究與開發(fā)項目,包括德國國家自然科學基金(DFG)、國家自然科學基金面上項目和重點基金項目、國家教育部回國人員科研啟動基金.出版德文專著一本,發(fā)表論文超過100篇.研究興趣包括內(nèi)建自測試、數(shù)字系統(tǒng)設計自動化、ATPG算法以及分布式控制系統(tǒng)等.E-mail:huagulg@hfut.edu.cn

黃正峰 男,1978年生于安徽無為,現(xiàn)為合肥工業(yè)大學電子科學與應用物理學院副教授、碩士生導師.研究興趣主要包括星載系統(tǒng)芯片SoC的抗輻射加固、嵌入式系統(tǒng)的綜合與測試、數(shù)字系統(tǒng)設計自動化等.

E-mail:huangzhengfeng@139.com

易茂祥 男,1964年生于安徽廣德縣,2010年獲得合肥工業(yè)大學計算機應用技術專業(yè)工學博士學位.2002年曾在德國斯圖加特大學作訪問學者.主持省級高校自然科學研究項目或國家自然科學基金多項,并在國內(nèi)外期刊或學術會議上發(fā)表學術論文40余篇,其中第一作者20余篇,在IEEE Transactions on VLSI Systems上發(fā)表論文1篇.E-mail:mxyi126@126.com

蔣翠云 女,1962 年生于安徽蚌埠,合肥工業(yè)大學副教授,主要研究方向為數(shù)值分析、有理逼近、容錯計算、內(nèi)建自測試等.

E-mail:hgdyun@foxmail.com

A Latching-Window Masking Model Considering Overlapped Transient Pulses in Multi-cycle

YAN Ai-bin1,2,LIANG Hua-guo3,HUANG Zheng-feng3,JIANG Cui-yun4,YI Mao-xiang3

(1.SchoolofComputerandInformation,HefeiUniversityofTechnology,Hefei,Anhui230009,China; 2.SchoolofComputerScienceandTechnology,AnhuiUniversity,Hefei,Anhui230009,China; 3.SchoolofElectronicScience&AppliedPhysics,HefeiUniversityofTechnology,Hefei,Anhui230009,China; 4.SchoolofMathematics,HefeiUniversityofTechnology,Hefei,Anhui230009,China)

Technology scaling results in that chip failure caused by single event transient pulses is becoming more and more serious.In order to accurately compute the failure rates introduced by the transient pulses impacting on latches,a novel latching-window masking model considering overlapped transient pulses in multi-cycle is proposed.Firstly,sensitized paths and delays are calculated by the proposed re-convergence aware sensitized path searching algorithm.Further,on re-convergence paths,pulses are overlapped by the proposed pulse overlapping calculation technique.Finally,as regards transient pulses arriving at latches,failure rates are computed by the proposed latching-window masking model.The proposed technique can accurately compute re-convergence induced pulse overlap and it is suitable to estimate failure rates considering multi-cycle.Experimental results for ISCAS'85 benchmarks show that,compared with the approach which has not considered pulse overlap in multi-cycle,the proposed technique improves 7.5% soft error rate accuracy on average with only less than twice the simulation time overhead.

latching-window masking;pulse overlap;multi-cycle;re-convergence

2015-01-13；

2016-02-03;責任編輯：梅志強

國家自然科學基金(No.61371025, No.61574052, No.61674048, No.61604001)

TP391.72、TN432

A

0372-2112 (2016)12-3011-09

??學報URL:http://www.ejournal.org.cn

10.3969/j.issn.0372-2112.2016.12.028