高頻編碼信號采集與存儲系統(tǒng)研究*

李宇超，謝 銳*

（1.中北大學電子測試技術國家重點實驗室，太原030051；2.中北大學儀器科學與動態(tài)測試教育部重點實驗室，太原030051）

高頻編碼信號采集與存儲系統(tǒng)研究*

李宇超1，2，謝 銳1，2*

（1.中北大學電子測試技術國家重點實驗室，太原030051；2.中北大學儀器科學與動態(tài)測試教育部重點實驗室，太原030051）

為了能夠在速度快、頻率高、沖擊大、體積小等惡劣環(huán)境下，精確測得高頻編碼信號，設計了有針對性的采集、存儲系統(tǒng)。通過分析信號特點，選取高性能匹配芯片EP3C16作為主控制器。考慮電磁干擾等因素，利用Cadence軟件對高速PCB、電阻匹配網絡進行設計仿真；利用QuartusⅡ對采用乒乓存儲技術的數據存儲進行模擬仿真。在電路板布線、阻抗設計上都進行了相應地抗干擾預防處理。應用設計的系統(tǒng)對500 MHz實測信號進行采集驗證，結果證明了系統(tǒng)具有抗干擾、穩(wěn)定、可實現的特點。

測試與存儲；信號采集；乒乓存儲；PCB制板

隨著科技信息技術的迅猛發(fā)展，數據信號采集系統(tǒng)［1］在國內外的發(fā)展也是與時俱進，日新月異。目前市場上，也有很多操作簡易、采樣速率高、存儲速度快的數據采集存儲［2］產品出售，但大多數產品針對性較強，都是針對特定的要求研制開發(fā)的，通用性較差，應用范圍窄，價格昂貴，在實際使用中有很大的局限性。對于采樣頻率高，體積小，可內置于被測彈丸內，低功耗、能自動觸發(fā)、抗高沖擊等新的需求就需要進行重新設計。因此，對于高速采集存儲［3］系統(tǒng)的研究是非常必要的。

1 總體方案設計

本文采用選取高速元件和FPGA技術相結合的方法進行設計，主要在FPGA技術的基礎上，結合高速模數轉換A/D和高速存儲芯片SRAM實現信號的實時采集和存儲。在設計過程中，主要從采樣頻率、觸發(fā)方式、采樣時間、系統(tǒng)功耗、數據存儲容量等方面考慮。進行芯片選擇、數據采集系統(tǒng)的電路結構及功能設計，如圖1所示。

圖1 系統(tǒng)結構圖

方案的主要設計思路是：系統(tǒng)上電后系統(tǒng)首先處于等待觸發(fā)狀態(tài)，接收到外部觸發(fā)信號后系統(tǒng)開始進行采集，被測信號先經過調理電路將其幅值衰減至原來的1/10，以滿足A/D模數轉換芯片對其輸入信號的要求，衰減后的信號經過單端轉差分電路進入A/D轉換電路，A/D模數轉換芯片輸出的數字信號為LVDS差分信號模式，經過匹配網絡送入FPGA，FPGA對接收到的LVDS高速數據進行處理、緩存，并通過時序控制將數據寫入靜態(tài)存儲器SRAM中，完成數據的采集存儲過程。之后由USB2.0讀數口將電路裝置與計算機連接，在應用程序的操作下將存儲在靜態(tài)存儲器SRAM中的數據讀取在計算機上，進行存儲，同時可以進行數字濾波、相關性分析等，然后在LabVIEW軟面板上進行顯示。

2 信號采集與存儲

2.1 信號衰減

由于被測脈沖編碼信號幅值范圍為0到6 V，頻率為50 MHz。然而，AD9484對輸入信號的要求是-0.3 V到AVDD+0.2 V（AVDD取1.8 V），所以必須對原始信號進行衰減。為了避免由于測試電路的接入而影響被測脈沖信號的性能，設計的衰減電路的輸入阻抗要盡可能的大，以提高測試系統(tǒng)的帶負載能力，盡量降低對被測信號的干擾，本測試系統(tǒng)中的衰減器參考示波器探頭的原理［4］以及其內部結構進行設計。參考示波器探頭的設計原理，受限于電阻、電容等材料的影響，在本系統(tǒng)中選用R=9 MΩ，Rin=1 MΩ，Cin=72 pF的可變電容和C=8 pF，使用信號發(fā)生器對衰減電路進行調試。

2.2 信號分析與優(yōu)化仿真

AD9484對輸入信號有兩點要求，一是輸入信號的幅值要求，二是要求輸入信號為差分信號，由于經過衰減器后的模擬信號還是單端信號，所以在A/D轉換器［5］前段需要對此單端模擬信號進行差分化。

AD8138是ADI公司專有的XFCB雙極性工藝制造，帶寬-3 dB對應的頻率達到320 MHz，為后面的器件提供其所需的差分信號，其諧波失真度在現有差分運放中是最低的。AD8138在沒有外部元件的嚴格匹配時，可以表現出很寬的帶寬。

結合后端電路，設計信號差分化電路。在AD8138的正、負輸出端通過一對33 Ω的電阻與后端電路對應的差分輸入端相連，這樣的連接方式可以降低AD9484開關電容前端的影響。為了與信號源的輸出阻抗匹配，在AD8138連接衰減器輸出的接口接50 Ω的并聯阻抗，目的是驅動同相輸入端的500 Ω端接電阻。

在繪制PCB板圖時為了使10對LVDS信號線能夠達到等長、平行，布線時使用了蛇形布線模式，使用蛇形布線是因為在高頻信號通過一條信號線時都會對信號造成延時，使用蛇形走線來補償這10對信號的延時造成的問題。

LVDS接口是在普通I/O接口的基礎上實現高速、低功耗、低電壓幅擺的功能。本系統(tǒng)中的LVDS端口作輸入接口使用，對于所有的I/O bank塊都需要有電阻網絡進行匹配，本設計具體匹配網絡以及其拓撲結構如圖2所示。

圖2 LVDS接口電阻匹配網絡

通過對拓撲網絡中電阻阻值的設置，設置AD9484輸出信號為一規(guī)則的方波信號，分別對沒加匹配網絡和加了匹配網絡的電路信號進行仿真，得到如圖3所示結果。

在圖3中可以很清晰地看出，在加了匹配網絡的仿真圖中信號完整性較好，輸入到FPGA內的信號基本上為方波信號，而沒加匹配網絡的電路信號失真比較大，反射現象明顯，而圖3（b）中U1處的信號質量有了極大的改善，反射現象明顯減弱。

2.3 A/D轉換模塊

對采集處理的信號進行A/D轉換［6］。由于晶振的速率越快，價格越貴，所以設計中使用FPGA內IP核鎖相環(huán)PLL來產生出AD9484要求的頻率的時鐘，可以降低費用，還可以減少裝置的功耗。通過FPGA的LVDS I/O接口作差分輸出，用作AD9484的時鐘輸入。

AD9484的DCO±起隨路時鐘的作用，其主要作用是將采集到的數據同步的傳輸給接收端的FPGA，再在FPGA內部進行處理，如圖4所示為AD9484轉換時序圖。

圖3 反射仿真結果

圖4 AD9484轉換時序圖

從圖4中可以得到，從模擬信號的輸入到經過模數轉換后數字信號的輸出，將有固定的16個時鐘周期的延時，即模數轉換需要16個時鐘周期才可以完成。當時鐘信號（CLK±）進入第N次有效采樣沿時，數據輸出端才送出第N-15次模數轉換后的數字信號。

2.4 FPGA的設計與存儲仿真

首先，通過綜合考慮最大時鐘頻率、芯片封裝、芯片資源、功耗、邏輯單元、I/O數量以及芯片價格，選擇Altera公司CycloneⅢ系列芯片EP3C16作為控制芯片。然后，配置FPGA［7］。由于JTAG配置方式方便、簡捷，一般JTAG配置方式可用于調試階段，由于使用JTAG方式對FPGA進行配置時，掉電后FPGA中的配置數據將丟失。查詢資料得到，如果MSEL1和MSEL0都設置為低電平，采用主動串行配置方式（AS）和JTAG兩種配置方式相結合的方式，這樣一個JTAG接口就可以使用兩種配置方式，配置芯片采用EPCS4SI8N。由于JTAG比AS優(yōu)先級別高，所以當同時使用AS方式和JTAG方式來配置FPGA［8］時，執(zhí)行JTAG方式配置。

要實現上述的功能，在FPGA［9］內部設計了相應的子模塊，其內部的各個模塊框圖如圖5所示。圖5中以數據流的形式來展示，這些子模塊有的是使用VHDL硬件程序語言來實現的，還有一些是基于FPGA使用Quartus II內部的MegaWiz?ard設計完成的。

圖5 FPGA內部結構框圖

結合設計原理，數據在FPGA內部緩存后，再以乒乓存儲的方式存儲到SRAM中。具體操作時，首先輸入數據流控制單元，主要作用是控制輸入的數據在第1個時鐘周期緩存到FPGA的緩沖模塊I，下一時鐘周期緩存到緩沖模塊II，同時輸出緩沖I中的數據到SRAM中。如此循環(huán)，實現了16 bit數字信號的靜態(tài)存儲，16 bit的存儲地址可以存放兩組8 bit的數據，合理使用SRAM的存儲容量。

經過綜合考慮，外接的SRAM，本系統(tǒng)選用ISSI公司的IS61LPS102418A芯片作為系統(tǒng)存儲器。數據讀寫部分是測試系統(tǒng)邏輯設計的最重要部分之一。AD9484模數轉換之后的數據，經過FPGA的降速控制之后，對SRAM的寫操作進行仿真，根據系統(tǒng)設計得到寫數據的時序仿真如圖6所示。

圖6中，DataA為AD9484產生出一組數字，都是8 bit數字信號。qaa、qbb中的數據是交替存儲的，交替把存儲的數據傳送到SRAM中，形成流水線的模式，循環(huán)進行。

圖6 SRAM寫仿真結果

2.5 PCB制板

對于高速電路系統(tǒng)，好的PCB［10］疊層的設計可以大大減小阻抗控制，在此基礎上，可使得在傳輸線上的阻抗連續(xù)，但是并非必須是傳統(tǒng)50 Ω的阻抗。系統(tǒng)設計中主要遵循的原則有：

（1）鋪銅層對稱出現；

（3）將電路中不同特性的信號線分為中間層的帶狀線與表層的微帶線；

（4）電路中敏感的信號線要與地層相鄰，降低干擾。

考慮到本裝置中元器件比較多、多電源供電［11］以及制板成本等因素，選擇使用4層PCB設計。

3 仿真測試與結果分析

通過數據標定后，對系統(tǒng)進行試驗測試，采用高頻編程信號作為實測信號源，信號源與實測波形曲線如圖7和圖8所示。

圖7 示波器顯示的原始信號波形圖

圖8 系統(tǒng)對讀取的原波形圖

對照示波器顯示原始信號的波形圖7，從圖8可以看到，系統(tǒng)所讀取信號的輪廓與原始信號相同，經過計算兩個相近窄波之間的距離是1μs，與原始信號一致。

4 總結

文中設計的小型高速數據采集存儲系統(tǒng)，主要針對高頻編碼信號存在的完整性、時序設計和存儲問題作了詳細論述。對系統(tǒng)的設計方案中可能影響到系統(tǒng)信號完整性的因素進行分析，結合實際中系統(tǒng)的安裝環(huán)境、被測信號、體積限制等選用了最佳方案，使得系統(tǒng)在測試過程中受到外界干擾以及自身的干擾都降到最低，經實驗驗證信號完整性良好，系統(tǒng)輸入阻抗高達1 MΩ，這樣對輸入信號的影響很小，采樣精度可達到±1.9 mV，采樣速率可達500 Msample/s。經過試驗驗證本系統(tǒng)運行穩(wěn)定，使用方便，滿足了使用要求，達到了設計目的。

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李宇超（1991-），男，漢族，山西長治人，中北大學，碩士研究生，主要研究領域為動態(tài)測控與智能儀器，next_cc@163.com；

謝 銳（1983-），女，漢族，山西太原人，中北大學電子測試技術國家重點實驗室，講師，碩士生導師，研究方向為動態(tài)測控與智能儀器設計；近年來主持國防預研等國家重大項目多項，獲得國家發(fā)明專利兩項，發(fā)表論文多篇，其中EI收錄4篇，zbxierui@163.com。

Research on High Frequency Encoding Signal Acquisition and Storage System*

LI Yuchao1，2，XIE Rui1，2*
（1.National Key Laboratory for Electronic Measurement Technology，North University of China，Taiyuan 030051，China；2.Key Laboratory of Instrumentation Science&Dynamic Measurement of Ministry of Education，North University of China，Taiyuan 030051，China）

In order to achieve accurate measurement of high frequency encoding signal fasting in high frequency，large impacting，small size and other harsh environment，a targeted acquisition，storage system was designed.By ana?lyzing the characteristics of the signal，the high performance matching chip EP3C16 is selected as the main control?ler.Considering the electromagnetic interference and other factors，using the Cadence software of high-speed PCB designing，the resistance matching network is designed and simulated，the data storage uses ping-pong storage tech?nology，and simulated by Quartus II.In the circuit board wiring，the impedance design has carried on the correspond?ing anti interference prevention processing.The designed system is used to collect and verify the measured signal of 500 MHz，and the results show that the system has the characteristics of anti-interference，stability and realization.

testing and storage；signal acquisition；ping-pong storage；PCB Plating

TN98

A

1005-9490（2016）06-1416-05

6210B；6140

10.3969/j.issn.1005-9490.2016.06.026

項目來源：基于嵌入式容柵傳感技術的旋轉軸扭矩/轉速測試方法研究項目（?；穑?/p>

2015-12-28 修改日期：2016-01-31