基于時間交替采樣技術的高速高精度ADC系統(tǒng)

駢 洋，蘇淑靖

（中北大學電子測試技術重點實驗室，太原030051）

基于時間交替采樣技術的高速高精度ADC系統(tǒng)

駢 洋，蘇淑靖*

（中北大學電子測試技術重點實驗室，太原030051）

介紹了一種基于時間交替采樣結構的高速ADC系統(tǒng)，整個系統(tǒng)采用全數(shù)字方式實現(xiàn)時間交替采樣技術，結構靈活多變。使用2片ADC芯片及外圍電路、FPGA作為邏輯控制和數(shù)據(jù)接收緩存，來搭建時間交替ADC系統(tǒng)的硬件電路。其最高采樣率可達400 Msample/s，采樣精度為12 bit。通過分析時間交替ADC系統(tǒng)的原理及其通道誤差特性，利用Matlab分析通道失配誤差來源，對采集到的數(shù)據(jù)進行誤差估計和校正。

時間交替采樣；通道失配誤差；誤差矯正；高速采樣

隨著現(xiàn)代通信技術的發(fā)展，為了實現(xiàn)數(shù)據(jù)的高速率、大容量的傳輸，對數(shù)據(jù)采集系統(tǒng)的速度和精度提出了越來越高的要求［1］。特別是隨著軟件無線電概念的提出和超寬帶通信系統(tǒng)的發(fā)展，不但要求數(shù)據(jù)采集系統(tǒng)有很高的采樣率，還要有很高的分辨率。由于采樣率和分辨率是一對矛盾，單片ADC難以同時滿足高速和高精度的要求［2］。為了解決這一問題，目前常用的方法是采用多片低速高分辨率ADC作并行時間交替采樣［3］，該方法在原高精度的基礎上有效提高采樣率。但在實際應用中，由于各通道的時間與幅度不一致容易導致包括3類誤差即時間誤差、偏置誤差和增益誤差的通道失配誤差［4-6］。如果不對這些誤差加以矯正，將會降低整個采樣系統(tǒng)的性能，難以獲得高精度的信號重建。

本文采用并行時間交替采樣技術設計了一種基于FPGA的高速高精度時間交替采樣系統(tǒng)，實現(xiàn)了400 Msample/s、12 bit的高速高精度采樣及通道失配誤差的矯正。

1 系統(tǒng)總體方案

根據(jù)時間交替采樣技術的原理，本文將系統(tǒng)劃分為5個主要模塊：信號調(diào)理模塊、時鐘產(chǎn)生和分配模塊、模數(shù)轉換模塊、邏輯控制模塊、數(shù)字信號處理電源模塊?？傮w方案框圖如圖1所示，基本工作原理：模擬信號輸入到信號產(chǎn)生模塊經(jīng)過調(diào)理后，ADC模塊對輸出兩路信號進行并行采樣，F(xiàn)PGA對高速采樣信號進行控制、接收和緩存，最后通過Matlab軟件對數(shù)據(jù)進行誤差矯正。電源模塊為系統(tǒng)各個模塊提供相應工作電壓。

圖1 系統(tǒng)總體方案框圖

1.1 差分模擬信號調(diào)理模塊

在本系統(tǒng)的設計中，需要為模數(shù)轉換模塊提供高質(zhì)量的輸入信號，以實現(xiàn)信號的高精度轉換和后期的信號處理。因此，在模擬信號輸入系統(tǒng)之后，需要對信號完成基本的調(diào)理，包括放大和濾波。本文比較TI公司各種運算放大器，選用了THS45xx系列中的THS4509高速低噪聲寬帶差分運算放大器。其具有600 MHz的小信號帶寬，當輸入頻率為10 MHz時，2階諧波失真為-104 dBc，3階諧波失真為-108 dBc的特點，能夠滿足系統(tǒng)的要求。利用TI公司的FilterPro濾波器軟件和TINA-TI仿真軟件完成信號調(diào)理電路（如圖2）的設計。

圖2 差分模擬信號產(chǎn)生電路

1.2 時鐘產(chǎn)生和分配模塊

在本系統(tǒng)中，要求實現(xiàn)一個2路相差180°的200 MHz的高精度時鐘。多相時鐘設計框圖如圖3所示。它主要由參考源、數(shù)字頻率合成器、時鐘驅動芯片等組成。采用ON Semiconductor公司的可編程頻率合成芯片NBCl2439，通過外接晶振與內(nèi)部倍頻電路來產(chǎn)生所需的210 MHz的時鐘信號。通過NBCl2439 PLL芯片得到了一路時鐘頻率為210 MHz的差分時鐘信號，為了對兩路ADC進行驅動，利用時鐘分配芯片MCl00LVEL11進行1∶2的驅動。為了得到相差180°的兩路時鐘，把MCl00LVELl11輸出的兩路時鐘中的一路進行反相連接。同時采用延遲芯片MCl00EPl95對時鐘信號進行調(diào)節(jié)，其最小延遲（芯片本身的延遲）為2.2 ns，為使兩路時鐘信號一致，使用兩片MCl00EPl95分別對兩路時鐘信號進行延遲控制。

圖3 多相時鐘設計模塊

1.3 模數(shù)轉換模塊

模數(shù)轉換模塊實現(xiàn)模擬信號到數(shù)字信號的轉換，其主要由2片ADC芯片構成?？紤]到無雜散動態(tài)范圍（SFDR）、信噪比（SNR）、有效位數(shù)（ENOB）以及輸入信號的帶寬等指標要求，選用了12 bit、210 Msample/s的AD9430。當其以210 Msample/s的速度對50 MHz的正弦波采樣時，只有65 dBc的SFDR，47 dB的SNR，10.6位的ENOB。而且其模擬信號輸入的帶寬可達700 MHz，能夠滿足高速采樣和高帶寬輸入的要求。AD9430的數(shù)據(jù)輸出有兩種模式，一種是以兩路數(shù)據(jù)按COMS電平交替輸出，另一種是以LVDS電平輸出。對于高速數(shù)據(jù)傳輸，LVDS電平傳輸抗干擾性要好于COMS電平。所以在本方案AD9430選用差分電平格式輸出，可以和支持差分接口的FPGA直接相連。

1.4 USB總線接口設計

本系統(tǒng)設計中USB總線接口選用的是Cypress公司的EZ-USB FX2LP系列接口芯片CY7C68013A。它集成了USB2.0的微處理器、USB2.0收發(fā)器、SIE（串行接口引擎）、增強的8051微控制器和可編程的外圍接口。該芯片有Slave FIFO和可編程接口GPIF兩種接口方式，在本系統(tǒng)中FX2LP工作在Slave FIFO模式。

1.5 FPGA邏輯設計

FPGA作為本設計的邏輯控制和數(shù)據(jù)接收緩存設備，主要作用包括控制時鐘芯片AD9430的寄存器數(shù)據(jù)的分配、接收兩片ADC采樣通路的采樣數(shù)據(jù)和LVDS輸出時鐘，將采集的數(shù)據(jù)經(jīng)過FIFO緩存后保存在RAM中，同時觀測采樣數(shù)據(jù)并將數(shù)據(jù)導出到Matlab中進行相關算法的處理。根據(jù)要實現(xiàn)的功能和現(xiàn)有的條件，選用ALTERA公司CycloneⅢ系列的EP3C25Q240C8芯片作為控制單元。

本系統(tǒng)的FPGA邏輯設計框圖如圖4所示。FPGA的邏輯分為如下幾個模塊：數(shù)據(jù)緩存模塊、存儲控制模塊、FIFO存儲模塊、數(shù)據(jù)傳輸模塊以及數(shù)據(jù)轉換模塊和仲裁模塊。用戶通過USB Slave FIFO接口的端點EP2向FPGA發(fā)送控制信息（包括采樣數(shù)據(jù)量以及啟動采樣控制信號）。當控制信息傳輸完畢，USB Slave FIFO接口的Empty信號變?yōu)闊o效，數(shù)據(jù)傳輸模塊一旦檢測到該信號無效，則向仲裁模塊發(fā)出讀操作請求，一旦讀操作請求被授權，則從USB Slave FIFO接口獲取用戶的控制信息，并產(chǎn)生傳輸開始信號。存儲控制模塊以及數(shù)據(jù)緩存模塊和FIFO存儲模塊實現(xiàn)高速交替并行ADC采樣數(shù)據(jù)的獲取與存儲。

圖4 FPGA邏輯設計框圖

在圖4中，數(shù)據(jù)緩存模塊實現(xiàn)A通道與B通道采樣數(shù)據(jù)的合并以及時鐘同步，把不同時鐘源的采樣數(shù)據(jù)同步到一個時鐘域，方便后續(xù)邏輯實現(xiàn)。FIFO存儲模塊完成高速數(shù)據(jù)的存儲，該模塊利用FPGA內(nèi)部的雙時鐘FIFO實現(xiàn)高速數(shù)據(jù)的緩存，F(xiàn)IFO深度為4 kbit，數(shù)據(jù)寬度為48 bit，也即該FIFO能夠存儲有效采樣數(shù)為16 K。FIFO存儲模塊的寫存儲使能由存儲控制模塊完成，當存儲控制模塊檢測到傳輸開始信號時，啟動傳輸寫使能信號；當傳輸數(shù)據(jù)滿足用戶需求時，關閉寫使能信號。

2 誤差分析

通過用Matlab進行誤差仿真可以得到兩通道ADC交替采樣系統(tǒng)3種誤差對信號的影響。如圖5所示，由于各ADC采樣通道的基準電壓不能完全相同造成偏移誤差OME（Offset Mismatch Error）這種誤差跟輸入信號無關，只跟每個采樣通道本身相關，屬于加性噪聲；由于各通道之間的時延不一致造成時間誤差TME（Time Mismatch Error），其跟輸入信號的相位有關；由于輸入模擬信號經(jīng)過各個通道時幅度不一致導致增益誤差GME（Gain Mismatch Error），其跟輸入信號相關，屬于乘性噪聲。

圖5 偏移、時間、增益誤差的表現(xiàn)形式

當M個AD采樣，理想采樣時間偏置固定的，所有采樣點在時間上都是以TM為周期，因此有：

2.1 偏移誤差

當系統(tǒng)存在偏移誤差時，設每個AD的偏移誤差為am，其中m=0，1，2，…，M-1，則其時域表現(xiàn)為：

其主要包含兩部分：一部分是均勻采樣后的頻譜，另一部分是通道偏移不一致帶來的分量（P（t））。設P（ω）為偏移誤差的傅立葉變換，Ga(ω)（a代表模擬信號頻譜）。則含偏移誤差的采樣信號頻譜為：

2.2 時延誤差

在實際的信號采集中，系統(tǒng)內(nèi)M個AD實際采樣點的時間是不均勻的，故S2(t)為：

求出其頻域響應為：

2.3 增益誤差

假設每個AD存在的增益誤差為gm，其中m= 0，1，2，…，M-1，則其時序表現(xiàn)為：

對其傅立葉變換得：

式（8）即為增益幅度非均勻采樣信號的數(shù)字頻譜表達式。

根據(jù)以上分析可知，3種誤差之間彼此獨立，互不干擾。當采樣頻率 fs固定后，由偏移誤差、時延誤差和增益誤差引起的雜散在頻域的位置是固定的。

3 誤差校正方案

系統(tǒng)的誤差矯正方案如圖6所示，主要包括Farrow結構的濾波器［7-8］、偏移誤差消除模塊和增益誤差消除模塊。其中時延誤差的矯正是根據(jù)傅里葉變換的時移性質(zhì)，如果時間誤差Δtk與采樣周期Ts的比值為ak，則對應的頻域變化為頻域值乘以ejωak。使采樣信號通過理想頻率響應為e-jωak的Farrow結構濾波器即可實現(xiàn)對時延誤差的校正。

圖6 誤差矯正方案

4 實驗結果與分析

通過對采樣后存儲的數(shù)據(jù)進行分析，并對比矯正前后的時域和頻域波形，可以得出系統(tǒng)的矯正結果。誤差校正主要是在Matlab中進行處理的，ADC采樣電路采集到的數(shù)據(jù)經(jīng)過FPGA預處理后通過QuartusⅡ內(nèi)嵌入式邏輯分析儀導出Export文件，然后導入到Matlab中處理。輸入4 MHz正弦波測試誤差矯正前后的時域及頻域效果，如圖7所示。

圖7 輸入4 MHz誤差矯正前、后波形

根據(jù)圖7所示，從校正前后的時域波形可知，由通道失配誤差引起的毛刺與噪聲得到了明顯的消除；從校正前后的頻譜圖中可知，由時間誤差、增益誤差和偏置誤差引起的雜散得到了明顯的抑止。

本系統(tǒng)動態(tài)參數(shù)測試在Matlab中使用快速傅里葉變換（FFT）方法，輸入50 MHz正弦波時，通過Chipscope工具對FPGA中校正前后的數(shù)據(jù)同時讀回4 096點到計算機中，取32點的采樣數(shù)據(jù)做FFT，得到32點的頻域值。誤差校正前后系統(tǒng)動態(tài)參數(shù)如圖8所示。

圖8 輸入50 MHz誤差校正前、后的動態(tài)參數(shù)

圖8中，校正后的有效位數(shù)（ENOB）從校正前的6.31位提高到了9.60位；系統(tǒng)的無雜散動態(tài)范圍（SFDR）從校正前的39.67 dB提高到了校正后的67.20 dB。實驗結果表明，系統(tǒng)校正后的性能得到了很大的提高。同時也驗證了并行時間交替ADC采樣的通道失配誤差校正的必要性。

5 結論

本文主要基于時間采樣技術進行高速高精度ADC系統(tǒng)的研究與設計，通過兩片采樣速率為210 Msample/s的ADC采樣芯片對模擬信號進行采樣，實現(xiàn)400 Msample/s、12 bit的高速高精度采樣；通過對3種通道失配誤差的分析，解決了高速采樣系統(tǒng)中的誤差問題，實現(xiàn)了采樣數(shù)據(jù)的矯正。最后通過測試各方面的性能，驗證了設計的可靠性的和算法的適用性。

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［3］朱子翰.多通道數(shù)據(jù)采集系統(tǒng)的研究與設計［D］.成都：電子科技大學，2012.

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［5］陳玨利，曾成志，鄭海榮.基于ADS6122和FPGA的多通道信號采集系統(tǒng)的設計［J］.電子器件，2012，35（4）：406-411.

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駢 洋（1988-），男，漢族，山西忻州人，碩士研究生，主要研究方向為電路與系統(tǒng)，pianyang1229@163.com；

蘇淑靖（1971-），女，漢族，山西呂梁人，博士，副教授，碩士生導師，主要研究方向為感知與探測，信號處理，sushujing@ nuc.edu.cn。

High Speed High Precision ADC System Based on Time-Interleaving Technology

PIAN Yang，SU Shujing*
（Science and Technology on Electronic Test and Measurement Laboratory，North University of China，Taiyuan 030051，China）

A high-speed ADC system based on time-interleaving technology is introduced，it realized the timeinterleaving technology in digital way，and the system is flexible.Using two ADC chips and other peripheral equip?ments，with FPGA as the logic control and data receive cache the hardware circuit of ADC sampling system is built based on time-interleaving technology.The maximal sample rate of this system is up to 400 Msample/s，and the precision is 12 bit.By means of analyzing the time-interleaved ADC system and its channel mismatch error，Matlab is uesd to analyse the source of the channel mismatch error as well as estimate and calibrate the errors of the collected data.

time-interleaving sampling；channel mismatch error；error correction；high-speed sampling

TN957.5

A

1005-9490（2016）06-1397-05

7210G

10.3969/j.issn.1005-9490.2016.06.023

2015-12-23 修改日期：2016-02-26