基于FPGA的MAC層數(shù)據(jù)包收發(fā)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

周慶芳

【摘要】隨著以太網(wǎng)技術(shù)的不斷進(jìn)步與發(fā)展，以太網(wǎng)MAC（媒體接入控制）層的傳輸時(shí)延將影響網(wǎng)絡(luò)的通信質(zhì)量，通過(guò)FPGA實(shí)現(xiàn)以太網(wǎng)MAC協(xié)議層數(shù)據(jù)包進(jìn)行正確收發(fā)，進(jìn)而減少傳輸時(shí)延，提高網(wǎng)絡(luò)吞吐率，避免網(wǎng)絡(luò)擁塞，為千兆以太網(wǎng)的發(fā)展提供技術(shù)支撐。本文基于FPGA技術(shù)對(duì)以太網(wǎng)MAC協(xié)議層數(shù)據(jù)包進(jìn)行收發(fā)設(shè)計(jì)。

【關(guān)鍵詞】MAC協(xié)議層 FPGA 數(shù)據(jù)幀收發(fā) 收發(fā)設(shè)計(jì)

一、引言

1975年，以太網(wǎng)技術(shù)在Palo Alto研究中心誕生，通過(guò)近30年的發(fā)展，各種新的局域網(wǎng)技術(shù)相繼產(chǎn)生，特別是令牌環(huán)、令牌總線等其他局域網(wǎng)技術(shù)的成熟與進(jìn)步，促使以太網(wǎng)技術(shù)不斷向前發(fā)展。按照OSI（Open SystemInterconnection，開(kāi)放系統(tǒng)互聯(lián)）七層網(wǎng)絡(luò)模型，以太網(wǎng)技術(shù)的關(guān)鍵在于物理層和數(shù)據(jù)鏈路層，其中，數(shù)據(jù)鏈路層包括媒體接人控制MAC（Medium Access Control）子層和邏輯鏈路控制LLC（Logical Link Control）子層。

二、基于FPGA以太網(wǎng)的相關(guān)技術(shù)原理

IEEE802以局域網(wǎng)標(biāo)準(zhǔn)委員會(huì)將局域網(wǎng)的數(shù)據(jù)鏈路層分成兩個(gè)子層，即媒體接入控制MAC（Medium Access Control）子層和邏輯鏈路控制LLC（Logical Link Contrl）子層，其中，傳輸媒體主要涉及的內(nèi)容與MAC子層有關(guān)，而且MAC子層獨(dú)立性和兼容性較強(qiáng)，能夠適應(yīng)不同的網(wǎng)絡(luò)通信拓?fù)浣Y(jié)構(gòu)的變化.所以，同樣的網(wǎng)絡(luò)協(xié)議棧軟件可以運(yùn)行在大多數(shù)的以太網(wǎng)上，不需要做很大的修改。憑借MAC協(xié)議層的靈活性以及易擴(kuò)展性，以太網(wǎng)已經(jīng)從局域網(wǎng)擴(kuò)大到城域網(wǎng)和廣域網(wǎng)的應(yīng)用領(lǐng)域。

三、基于FPGA的以太網(wǎng)MAC協(xié)議層數(shù)據(jù)包的收發(fā)設(shè)計(jì)

（一）以太網(wǎng)MAC協(xié)議層的整體結(jié)構(gòu)設(shè)計(jì)

在對(duì)以太網(wǎng)MAC協(xié)議進(jìn)行深入分析研究后，本文的設(shè)計(jì)將以太網(wǎng)MAC協(xié)議在整體功能上劃分為數(shù)據(jù)接收、數(shù)據(jù)發(fā)送、控制管理等三個(gè)模塊。以太網(wǎng)數(shù)據(jù)包的封裝與解封主要通過(guò)數(shù)據(jù)接收和發(fā)送模塊完成，控制管理模塊主要用于實(shí)現(xiàn)與外部PHY其他芯片通信。

（二）數(shù)據(jù)接收和發(fā)送模塊的FPGA設(shè)計(jì)與實(shí)現(xiàn)

數(shù)據(jù)接收模塊將在PHY芯片接口處檢測(cè)輸入信號(hào)的變化，GMII模塊將GMII接口形式的信號(hào)轉(zhuǎn)換為系統(tǒng)內(nèi)SOP格式的數(shù)據(jù)信號(hào)。本文中的MAC控制器工作頻率為100MHz，而系統(tǒng)端的工作頻率為125MHz，所以必須將MAC時(shí)鐘域進(jìn)行轉(zhuǎn)換。對(duì)于跨時(shí)鐘域的數(shù)據(jù)信號(hào)處理，我們采用雙鎖存器法，即將源時(shí)鐘域的信號(hào)在目的時(shí)鐘域利用鎖存器鎖存兩次。

數(shù)據(jù)發(fā)送模塊從內(nèi)部邏輯接口將數(shù)據(jù)包進(jìn)行相關(guān)封裝操作之后發(fā)送到外部PHY芯片上。數(shù)據(jù)發(fā)送模塊的設(shè)計(jì)是以包為單位進(jìn)行發(fā)送，當(dāng)系統(tǒng)內(nèi)模塊準(zhǔn)備好發(fā)送一個(gè)數(shù)據(jù)包時(shí)，此模塊就進(jìn)行數(shù)據(jù)包的封裝工作。根據(jù)以太網(wǎng)MAC協(xié)議，發(fā)送給外部物理層PHY芯片的數(shù)據(jù)包需要在有效數(shù)據(jù)之前添加MAC前導(dǎo)幀。

四、系統(tǒng)仿真測(cè)試

本文中的以太網(wǎng)MAC協(xié)議設(shè)計(jì)實(shí)現(xiàn)方案使用Altera公司的CycloneII系列FPGA，經(jīng)過(guò)仿真與測(cè)試，可以實(shí)現(xiàn)以太網(wǎng)MAC協(xié)議層數(shù)據(jù)收發(fā)的基本功能，傳輸速率達(dá)到1Gbps。通過(guò)實(shí)踐，我們發(fā)現(xiàn)編譯的結(jié)果與仿真測(cè)試的結(jié)果一致，同時(shí)驗(yàn)證了基于FPGA設(shè)計(jì)的以太網(wǎng)數(shù)據(jù)包收發(fā)模塊系統(tǒng)占用率低、傳輸速率高的特點(diǎn)。

五、總結(jié)與展望

本文詳細(xì)分析了以太網(wǎng)MAC協(xié)議的整體結(jié)構(gòu)，然后將MAC協(xié)議層按功能劃分為接收模塊、發(fā)送模塊和控制模塊，并引入10/100/1000以太網(wǎng)MAC的IP核進(jìn)行協(xié)議的邏輯控制，包括流量統(tǒng)計(jì)、數(shù)據(jù)幀的填充和校驗(yàn)和，最后通過(guò)FPGA詳細(xì)設(shè)計(jì)了MAC協(xié)議層的收發(fā)數(shù)據(jù)幀模塊，而且還配置相關(guān)的外部PHY芯片接口。實(shí)驗(yàn)仿真測(cè)試表明，基于FPGA平臺(tái)設(shè)計(jì)的以太網(wǎng)MAC收發(fā)數(shù)據(jù)包模塊能夠滿足實(shí)時(shí)網(wǎng)絡(luò)通信環(huán)境條件下的高速率傳輸要求，同時(shí)系統(tǒng)占用資源較小。