一種24位Delta-Sigma A/D數字抽取濾波器設計

駱 麗，李曉玥，曾俊琦，徐子軒

(北京交通大學 電子信息工程學院，北京 100044)

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一種24位Delta-Sigma A/D數字抽取濾波器設計

駱 麗，李曉玥，曾俊琦，徐子軒

(北京交通大學 電子信息工程學院，北京 100044)

為了可以對天文望遠鏡環(huán)境溫度實現更好的監(jiān)控，本文設計了一種針對天文望遠鏡溫度監(jiān)控的24位高精度Delta-Sigma(簡稱D-S) A/D數字抽取濾波器，主要工作包括D-S A/D數字抽取濾波器Matlab建模與仿真、Verilog代碼編寫和使用SMIC18工藝的數字后端設計.其中有限沖擊響應(FIR)抽取濾波器共3級：第1級為級聯積分梳狀(CIC)濾波器，抽取因子為32；第2級為級聯積分梳狀補償濾波器，抽取因子為16；第3級為半帶(HB)濾波器，抽取因子為2.最后設計的濾波器的輸入信號為4位，采樣頻率4.096 MHz，輸出信號24位，采樣頻率4 kHz，輸出信噪比154 dB.得到的輸出波形滿足設計要求.

Delta-Sigma A/D ；數字抽取濾波器；24位；版圖

隨著世界電子技術的快速發(fā)展，數字信號處理技術運用于越來越多的領域.由于數字系統(tǒng)具有低功耗、高可靠性和低成本等優(yōu)勢，使它比模擬系統(tǒng)發(fā)展得更加成熟.其中D-S是一種高精度轉換器的實現方法，其原理是采用過采樣和噪聲整形技術，使模擬電路設計的復雜度得到了很大程度上的降低，同時模擬電路對元器件的非理想特性的敏感度也得到改善.

1981年， CIC濾波器第1次被Hogenauer在文獻[1]中提出.20世紀80年代末，國外一些研究單位開始了對D-S A/D轉換器技術方面的廣泛研究，如斯坦福大學等[2].在90年代初期， Goodman 和Carey在文獻[3]中指出，半帶濾波器的硬件開銷與其系數息息相關.目前，在國外有很多公司可以生產出24位以上高分辨率產品，如ADI的AD7195芯片，TI公司的ADS1246/7/8系列A/D轉換器芯片.對于國內來說，隨著對高分辨率芯片的研究和重視，國內的一些著名大學和微電子行業(yè)的公司，如復旦大學[4]，清華大學[5]中科院聲學所[6]等，研究設計的很多產品已經可以達到國際先進水平.相比于國際現狀和國內大學研究現狀，本文作者設計的D-S濾波器，在分辨率上進行了優(yōu)化設計達到了24位，處于國際先進水平.

1 數字抽取濾波器

本文采用FIR抽取濾波器設計，n階FIR濾波器的傳輸函數為

(1)

式中，N為CIC濾波器的級數.n階FIR濾波器的輸出函數為

(2)

從式(2)可以得出，n階FIR濾波器具有輸出函數全零點的特征，由此可知，運用這種設計的系統(tǒng)總是穩(wěn)定的.對于D-S A/D數字抽取濾波器來說，通常其抽取因子較高，所以本文采用級聯方式實現[7].這樣不僅可降低濾波器的階數，也可節(jié)省資源的占用.

FIR抽取濾波器共3級，應用CIC狀濾波器作為第1級，它的抽取因子為32；應用CIC補償濾波器作為第2級，抽取因子為16；應用半帶(HB)濾波器作為第3級，抽取因子為2.整體設計結構如圖1所示，濾波器參數見表1.

表1 數字抽取濾波器各級參數Tab.1 Performance parameters for every stage of digital decimation filter

2 數字抽取濾波器各級設計

2.1 CIC濾波器設計

本文設計的CIC濾波器可以分為積分器部分與梳狀濾波器部分.CIC濾波器的結構簡單，并且傳輸函數的系數均為1，即h(n)=1(n=0，1，…，N)，且不存在乘法單元，這樣可以節(jié)省硬件資源.

對于N級級聯的CIC抽取濾波器，其中積分器部分的傳輸函數為

(3)

式中，N為濾波器級數.梳狀濾波器部分傳輸函數為

(4)

式中：R為抽取因子；D為延遲因子.由式(3)與式(4)可得N級CIC濾波器傳輸函數為

(5)

設計中想要將濾波器所引入的量化噪聲混疊作用忽略不計，則對于和數字抽取濾波器相連接的N階調制器來說，CIC濾波器設計的階數要為N+1.設計中采用3階級聯D-S調制器，則在濾波器系統(tǒng)仿真設計時，CIC濾波器的級數為4，對應式(5)中，N=4；由于調制器中過采樣因子為1 024，CIC濾波器的抽取因子R設定為32，一般延遲因子D為1.本文所設計的CIC抽取濾波器采用4級級聯結構,見圖2.

使用Matlab的Simulink軟件對設計的CIC濾波器進行建模仿真，得到其幅度響應如圖3所示.

對于CIC濾波器，信號輸入二進制數碼位數是Bin，輸出的位數是Bout，則其輸出位數可表示為

Bout=NlbRD+Bin

(6)

本文設計的數字濾波器以4位二進制作為其輸入，實現了24位的數據輸出.對CIC濾波器進行寄存器傳輸級代碼仿真,仿真時采用Matlab和Modelsim聯合仿真，使用Matlab中的link for,Modelsim功能，為功能仿真提供輸入數據.仿真時,時鐘頻率為4.096 MHz，D-S調制器調制的4位二進制流碼作為CIC濾波器的輸入，仿真結果輸出為24位，以十進制顯示結果,如圖4所示.

2.2 CIC補償濾波器設計

當CIC濾波器級數N較大時，幅度響應在其通帶范圍內會有一定程度的衰減.因此，在設計數字濾波器時，需要考慮對CIC濾波器通帶內由于結構帶來的衰減做一定補償.CIC補償濾波器通常工作在相對較低的頻率下，其作用是來實現對CIC濾波器在通帶衰減的補償，達到頻率校正的目的.所以在通帶范圍內，CIC補償濾波器必須要有和CIC濾波器相反的幅頻特性.CIC濾波器的幅度響應和CIC補償濾波器幅度響應分別為

(7)

(8)

當抽取因子R很大時，式(8)可以化簡為

(9)

根據式(9)的結果所示，CIC補償濾波器有時又可以稱為反sinc濾波器.其補償效果如圖5所示.這種補償方法稱為升幅FIR補償方法.

根據式(8)，本文設計中，其延遲因子D為1，抽取因子R為16；通帶頻率選擇為通帶邊緣小于第1級濾波器fs/R的1/4處.本文設計的CIC補償濾波器幅度響應如圖6所示.

CIC補償濾波器的設計中，它的系數是固定的值，因此所有乘法運算都是固定系數的，而乘法器會占用很多的處理時間，為了節(jié)約硬件資源、減少處理時間，本文選擇用移位、加/減來替換并行的乘法來實現濾波器固定系數乘法運算.因此本文在設計補償CIC濾波器時采用的是CSD(Canonic Signed Digit)編碼，使加/減法的次數減少到最小，節(jié)省了資源開銷.本文實現的CIC補償升幅濾波器的結構如圖7所示.

對CIC補償濾波器進行RTL級代碼仿真，仿真時第1級CIC濾波器的輸出作為第2級CIC補償濾波器的輸入信號，時鐘頻率設為128 kHz，抽取因子為16，仿真結果如圖8所示.

2.3 半帶濾波器設計

將CIC濾波器與半帶HB濾波器[8]連接使用，能夠使其具有大的動態(tài)范圍和高倍數的信道抽取.HB濾波器是一種特殊的線性相位濾波器，在D-SAD轉換器中有著舉足輕重的地位.

對于HB濾波器來說，它的通帶波紋系數δP與阻帶波紋系數δS是一樣的；而HB濾波器的通帶截止頻率ωC和阻帶起始頻率ωA則是關于π/2對稱的,它的頻率響應滿足

H(ejω)=1-H(ej(π-ω))

(10)

從式(10)可以得出，H(ejπ/2)=0.5.HB濾波器的另外一個特點是它的傳輸函數中有為數眾多的系數是零，因此在用硬件實現時，對比其他同等長度的

濾波器，HB濾波器可以節(jié)省很多運算量，因此能夠大幅度節(jié)約硬件資源的開銷.本文設計的第3級HB濾波器要使采樣率下降2倍，使輸出信號的頻率降低到奈奎斯特頻率.設AP和AS分別為通帶衰減和阻帶衰減，和通帶阻帶波紋的關系為

AP=-20lg(1-δP)

(11)

AS=-20lgδS

(12)

利用Matlab仿真，得到HB濾波器幅度響應如圖9所示， 其阻帶衰減為40 dB，其過渡帶寬0.4 kHz，根據式(12)可知，此時當濾波器的通帶和阻帶波紋系數的值都是0.01時，計算得到通帶衰減約為0.087 3 dB.

由半帶濾波器的特性知，其系數是對稱的，由此得8階HB濾波器的系數：h(0)=h(8)=h(2)=h(6)=0，h(4)=0.5.8階HB濾波器的結構見圖10.

由于CSD編碼的優(yōu)勢，本文在設計HB濾波器時也采用CSD編碼，這樣可很大程度上減少加減法的運算，降低硬件資源的使用，為運算的時間編寫半帶濾波器RTL級代碼，得到的仿真輸出結果如圖11所示，仿真時給定時鐘頻率為8 kHz，抽取因子為2.

3 濾波器整體仿真與版圖設計

使用Matlab軟件，結合3階級聯D-S調制器進行仿真，得到輸出功率頻譜圖見圖12，由圖12知經過數字抽取濾波器的降采樣和濾波作用，輸出有效位數(ENOB)為25.30 位，信噪比(SNDR)為154 dB.

考慮到芯片管腳使用情況，達到硬件節(jié)約資源的目的，設計時在3級濾波器之后添加一個并-串轉換模塊，使24位并行輸出轉換成1位串行輸出，所以數字濾波器整體結構包含3級濾波器，一個時鐘產生電路與一個并串轉換電路，最后輸出為24位串行數據.整體的Verilog代碼仿真見圖13和圖14.

版圖設計采用SMIC18 CMOS工藝，版圖面積為4 mm2.結合本濾波器實現需求編寫了合適的綜合約束，在Synopsis的Design Compile中運行時序綜合，當濾波器的時序滿足需求后，生成了相應的網表，并進行了pre-STA；之后在Encounter里完成濾波器的布局布線和時序檢查等流程，提取GDS文件與用于測試反標記的sdf文件，進行poset-STA,滿足時序要求后，在Virtuoso里做設計規(guī)格檢查(DRC)和版圖原理圖一致性檢查(LVS)，得到符合設計規(guī)格的GDS文件.版圖設計如圖15所示.

4 結論

1)設計的24位D-S A/D數字抽取濾波器采用的是3級級聯結構，濾波器輸入信號4位，頻率為4.096 MHz；輸出信號24位，頻率為4 kHz.

2)分析了各級濾波器的電路設計結構，考慮到硬件資源利用，在編碼時采用CSD編碼，節(jié)約了乘法器單元的使用.

3)利用Matlab結合3階級聯D-S調制器對濾波器建模進行仿真，得到濾波器輸出頻譜的有效位數為25.30位，信噪比為154 dB.

4)利用Modelsim對濾波器整體進行Verilog代碼仿真，得到24位串行輸出，最后利用SIMC18工藝對濾波器進行版圖設計，版圖面積為4 mm2，數字電壓1.8 V，芯片功耗20 mW.

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Design of 24-bit Delta-Sigma A/D digital decimation filter

LUOLi,LIXiaoyue,ZENGJunqi,XUZixuan

(School of Electronic and Information Engineering, Beijing Jiaotong University, Beijing 100044,China)

In order to achieve a better monitoring of the astronomical telescope environment temperature,this paper designed a 24 bit high precision Delta-Sigma (D-S) A/D digital extraction filter for astronomical telescope temperature monitoring. This paper includes Delta-Sigma A/D digital decimation filter Matlab modeling and simulation, Verilog coding and digital back-end design of SMIC18 process. The Finite Impulse Response(FIR) filter haves three levels. The cascaded integrator comb(CIC) filter is used in the first level FIR decimation filter, extraction factor is 32; the second level used CIC compensation filter, extraction factor is 16; the third level used half band filter, extraction factor is 2. Finally, the input signal of the filter is 4 bit, the frequency is 4.096 MHz, the output signal is 24 bit, the frequency is 4 kHz, and the signal to noise ratio is 154 dB.The output waveform meets the design requirements.

Delta-Sigma A/D;digital decimation filter;24 bit;layout

2016-05-09

國家自然科學基金天文聯合基金資助(U1431119)

駱麗(1966—) ， 女， 四川資陽人， 教授， 博士． 研究方向為集成電路設計.email:lluo@bjtu.edu.cn.

TN402

A

1673-0291(2016)05-0045-05

10.11860/j.issn.1673-0291.2016.05.008