CMOS反相器低頻噪聲模型及可靠性表征研究

陳曉娟,陳東陽(yáng),吳 潔

(1.長(zhǎng)春理工大學(xué)電子信息工程學(xué)院,吉林長(zhǎng)春 130022;2.東北電力大學(xué)信息工程學(xué)院 吉林吉林 132012; 3.北華大學(xué)電氣信息工程學(xué)院 吉林吉林 132013)

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CMOS反相器低頻噪聲模型及可靠性表征研究

陳曉娟1,陳東陽(yáng)2,吳 潔3

(1.長(zhǎng)春理工大學(xué)電子信息工程學(xué)院,吉林長(zhǎng)春 130022;2.東北電力大學(xué)信息工程學(xué)院 吉林吉林 132012; 3.北華大學(xué)電氣信息工程學(xué)院 吉林吉林 132013)

為了表征CMOS反相器的可靠性,從其負(fù)載電流和輸出電壓的特性入手,詳細(xì)推導(dǎo)了一種基于載流子波動(dòng)理論的低頻噪聲模型,并由實(shí)驗(yàn)數(shù)據(jù)驗(yàn)證了模型的準(zhǔn)確性.由實(shí)驗(yàn)結(jié)果可知,負(fù)載電流功率譜密度隨頻率的增加而減小,遵循1/f噪聲的變化規(guī)律;得到了負(fù)載電流歸一化噪聲功率譜密度與器件尺寸的關(guān)系.通過(guò)深入研究1/f噪聲與界面態(tài)陷阱密度的關(guān)系,驗(yàn)證了1/f噪聲可用于表征CMOS反相器的可靠性,證明了噪聲幅值越大,器件可靠性越差,失效率顯著增大,為評(píng)價(jià)CMOS反相器的靠性提供了一種可行及有效的方法.

COMS反相器;低頻噪聲;可靠性;缺陷

1 引言

CMOS反相器是構(gòu)成數(shù)字超大規(guī)模集成電路的基本單元,由P溝道和N溝道兩個(gè)增強(qiáng)型MOS管串聯(lián)組成,在電路中由它構(gòu)成的邏輯非門(mén)或靜態(tài)隨機(jī)存取存儲(chǔ)器具有靜態(tài)功耗極低、抗干擾能力強(qiáng)、電源利用率高、輸入阻抗大、帶負(fù)載能力強(qiáng)等優(yōu)點(diǎn).目前在精密數(shù)字元件(如鎖存器、數(shù)據(jù)選擇器、譯碼器和狀態(tài)機(jī)等)、整形、隔離、放大驅(qū)動(dòng)、音頻放大等領(lǐng)域等都有著廣泛的應(yīng)用.隨著制程技術(shù)和CMOS技術(shù)按比例縮小的發(fā)展,CMOS混合集成技術(shù)和生產(chǎn)工藝日趨成熟,CMOS反相器在軍用和民用領(lǐng)域都受到了普遍青睞.

CMOS反相器在工作狀態(tài)下易受到器件參數(shù)變化、低頻噪聲和隨機(jī)電報(bào)噪聲等靜態(tài)和動(dòng)態(tài)波動(dòng)的影響[1,2],這些大的波動(dòng)會(huì)嚴(yán)重影響CMOS反相器的性能,降低其噪聲容限[3],最終導(dǎo)致器件的可靠性下降.CMOS反相器中的雜質(zhì)和缺陷(如氧化層陷阱、晶格錯(cuò)位、界面態(tài)等)會(huì)引起器件參數(shù)的變化,器件參數(shù)變化又會(huì)引起溝道載流子數(shù)波動(dòng)或遷移率變化,使得其產(chǎn)生的低頻噪聲增加,且這些缺陷是影響CMOS反相器可靠性的重要因素[4],因此對(duì)CMOS反相器低頻噪聲的研究具有重要意義.

近年來(lái),國(guó)內(nèi)外學(xué)者對(duì)不同器件的低頻噪聲產(chǎn)生機(jī)理與其缺陷的關(guān)系[5]及可靠性表征做了大量研究,如VDMOS、光耦合器件、紅外探測(cè)器、氮化鎵基發(fā)光二極管、半導(dǎo)體激光器、電阻及DC/DC轉(zhuǎn)換器等.本文根據(jù)噪聲測(cè)試和數(shù)學(xué)推導(dǎo),分析了CMOS反相器的噪聲特性,建立了低頻噪聲物理模型,發(fā)現(xiàn)低頻噪聲可以有效地表征界面態(tài)陷阱密度,從而得到了低頻噪聲與CMOS反相器可靠性的關(guān)系.通過(guò)該研究能夠?qū)ζ骷a(chǎn)工藝改進(jìn)、器件篩選和可靠性評(píng)估提供一種有效的方法.

2 CMOS反相器的低頻噪聲物理模型

CMOS反相器由兩個(gè)增強(qiáng)型MOS管(nMOS和pMOS)組成,其中V1為nMOS驅(qū)動(dòng)管,V2為pMOS負(fù)載管.nMOS和pMOS管的柵源開(kāi)啟電壓分別為正值Vtn和負(fù)值Vtp,其數(shù)值范圍在2～5V之間.為了使它能正常工作,要求電源電壓Vdd大于二者的柵源開(kāi)啟電壓絕對(duì)值之和,即Vdd>(Vtn+|Vtp|),其電路原理圖如圖1所示.

本文先從CMOS反相器的導(dǎo)電機(jī)制入手,討論器件在不同工作區(qū)域時(shí)的載流子輸運(yùn)方式和器件溝道的狀態(tài),分析引起溝道載流子漲落的因素,建立低頻噪聲物理模型.由CMOS反相器的結(jié)構(gòu)可知,流過(guò)的負(fù)載電流Idd可以通過(guò)pMOS漏電流Ip或者nMOS的漏電流In獲得,其關(guān)系式如下,

Idd=Ip=In

(1)

利用相同的源極電壓基準(zhǔn),每個(gè)溝道漏電流可以通過(guò)緩變溝道近似計(jì)算得出,其計(jì)算方法如下,

(2)

式中Vgs為柵源電壓,Vds為漏源電壓,Uc是隨溝道變化的準(zhǔn)費(fèi)米能級(jí),W是溝道的寬度,L是溝道的長(zhǎng)度,μeff為載流子在有效電場(chǎng)下的有效電遷移率.由通用電子遷移規(guī)律[6,7]可知,Eeff有效電場(chǎng)強(qiáng)度是不能直接測(cè)量的參數(shù),它與溝道反型電荷面密度Qi和區(qū)中耗盡電荷Qd有關(guān),可表示為Eeff=(ηQi+Qd)/εsi(相對(duì)于電子η≈0.5,空穴η≈0.33),式中εsi為硅的介電常數(shù),Qi可以利用朗伯W函數(shù)[8](Lambert W Function,LW)計(jì)算得到,其計(jì)算方法如下,

(3)

根據(jù)熱電子發(fā)射模型,CMOS反相器載流子有效遷移率[9]可表示為,

μeff=μigexp(-φb/kT)

(4)式中μig為晶粒內(nèi)部遷移率,φb為晶粒間界勢(shì)壘高度.φb與晶粒間界陷阱態(tài)電荷和載流子濃度有關(guān),其關(guān)系式如下,

(5)

式中Qgb為晶粒間界陷阱態(tài)電荷密度,n為溝道載流子濃度,εs為硅的相對(duì)介電常數(shù).溝道載流子濃度n可表示為,

n=Qi/qtch

(6)

式中tch為反型層厚度,可由下式計(jì)算得出,

(7)式中tox為柵氧化層厚度,εox為硅氧相對(duì)介電常數(shù),VG為柵極電壓,VT溝道晶粒內(nèi)部開(kāi)始反型時(shí)對(duì)應(yīng)的柵極電壓.

在噪聲分析中,我們最終關(guān)心的是平均噪聲功率,參照確定的電壓和電流信號(hào)使用的電路疊加原理,我們把兩個(gè)噪聲波形相加,并對(duì)得到的功率取平均值得,

(8)

式中Pav1、Pav2分別為x1(t)和x2(t)的平均功率.由于噪聲為隨機(jī)信號(hào),因此噪聲波形通常是非相關(guān)的,則式(8)可表示為,

Pav=Pav1+Pav2

(9)

從這個(gè)結(jié)果可以看出,噪聲功率的疊加是成立的,同時(shí)也與噪聲疊加原理相吻合.利用式(2)對(duì)漏電流微分[10],可得到,

(10)

由此可以看到式(10)中同時(shí)包含載流子電荷密度漲落δQi和有效遷移率漲落δμeff,二者同時(shí)作用會(huì)引起電流噪聲.據(jù)此我們可以推出CMOS反相器中低頻噪聲功率譜的計(jì)算可以有以下兩種方法:一種是從CMOS反相器的結(jié)構(gòu)層面,把每個(gè)晶體管中考慮成獨(dú)立的噪聲源,然后用噪聲功率的疊加原理將之疊加,經(jīng)計(jì)算從而得到其功率譜密度;另一種是將反相器整體作為一個(gè)噪聲源,估計(jì)整體它的整體噪聲情況,然后計(jì)算其功率譜密度.

首先利用第一種方法對(duì)CMOS反相器進(jìn)行分析,負(fù)載電流噪聲功率譜密度SIdd可通過(guò)求和獲得,即把每個(gè)晶體管漏電流噪聲功率譜密度相加,其表達(dá)式如下,

SIdd=SIn+SIp

(11)

且可知,輸出電壓噪聲功率譜密度SVout可通過(guò)nMOS和pMOS的漏電流功率譜密度除以相應(yīng)的輸出電導(dǎo)的平方得到,輸出電導(dǎo)的求解方法如下,

gdn=δIn/δVout,gdp=δIp/δVout

(12)

則可求得SVout如下式,

(13)

應(yīng)該注意的是,SVout不能通過(guò)負(fù)載電流噪聲的功率譜密度除以整個(gè)反相器輸出電導(dǎo)的平方來(lái)獲得,因?yàn)楫?dāng)Idd為最大值時(shí),gout(gout=δIdd/δVout)會(huì)被抵消掉,導(dǎo)致結(jié)果是非物理性的,不滿足以上的推導(dǎo).

利用第二種方法進(jìn)行分析,對(duì)CMOS反相器低頻噪聲的整體計(jì)算,首先要明確每個(gè)晶體管中的低頻噪聲源.由于MOS晶體管中的低頻噪聲主要是由溝道介質(zhì)面上的載流子的漲落引起的,在這種情況下,載流子數(shù)量的漲落的因素可以從平帶電壓波動(dòng)或等效閾值電壓變化的方面考慮[11].因此,負(fù)載電流噪聲功率譜密度SIdd可由Idd波動(dòng)作用的加和得到,這種波動(dòng)是由于nMOS和pMOS晶體管中相互獨(dú)立的閾值電壓Vth的變化引起的,SIdd可由下式計(jì)算得出,

(14)

其中SVtn,p是nMOS和pMOS閾值電壓功率譜密度,其計(jì)算方法如下,

(15)

式中Ntn,p是慢氧化界面態(tài)密度,λn,p是溝道衰減距離,f是頻率.

同理,輸出電壓噪聲功率譜密度可以直接由輸出電壓波動(dòng)推到得到,式子如下,

(16)

設(shè)定CMOS反相器的參數(shù)(Cox=1.8μF/cm2,n=1.7,Wn=3.24μm,,Ln=Lp=40nm,Vtn=Vtp=0.52V,μeff(Vgs=Vth)120cm2/Vs,DIBL=120mV/V),由反相器模型(1)～(7)可得到圖2中的輸出電壓Vout、負(fù)載電流Idd與輸入電壓Vin之間的函數(shù)關(guān)系曲線.值得注意的是,當(dāng)Vout=Vdd/2 時(shí),Idd達(dá)到了最大值.

3 CMOS反相器低頻噪聲測(cè)量及模型驗(yàn)證

3.1 CMOS反相器低頻噪聲測(cè)量

針對(duì)CMOS反相器的低頻噪聲測(cè)量系統(tǒng)如圖4所示,系統(tǒng)采用精密半導(dǎo)體參數(shù)測(cè)試儀Agilent 4156C作為直流電壓源通過(guò)低通濾波器給被測(cè)CMOS反相器(CMOS Inverter Under Test,CIUT)提供柵極偏壓,采用SR570低噪聲前置放大器對(duì)噪聲信號(hào)放大,且通過(guò)其內(nèi)部電源為被測(cè)CMOS反相器提供漏極偏壓,反相器源極接地,最后采用Agilent 35670A動(dòng)態(tài)信號(hào)分析儀對(duì)放大后的噪聲信號(hào)進(jìn)行快速傅里葉變換FFT,得到噪聲功率譜密度[12,13].

3.2 噪聲模型驗(yàn)證

基于所搭建的CMOS反相器低頻噪聲測(cè)量系統(tǒng),對(duì)其進(jìn)行測(cè)試與分析,以驗(yàn)證上述模型及研究其可靠性的噪聲表征方法.在器件參數(shù)與前文一致的條件下,所測(cè)得的輸出電壓Vout、負(fù)載電流Idd與輸入電壓Vin的實(shí)驗(yàn)特性曲線如圖5所示,由圖5可知:實(shí)驗(yàn)結(jié)果與圖2中的模型特性曲線表現(xiàn)基本一致,滿足低頻噪聲模型式(1)～(7),當(dāng)Vout=Vdd/2時(shí),Idd達(dá)到了最大值.

基于上述的測(cè)量條件,在Vdd從3V開(kāi)始增大的情況下,所測(cè)得器件負(fù)載電流Idd漲落的功率譜密度SIdd隨Vdd變化如圖7所示,隨著器件Vdd的增加,負(fù)載電流隨之增加,因而SIdd將隨著Vdd增加而增加.

由圖7可知,SIdd隨頻率的變化遵循1/f的變化規(guī)律,滿足經(jīng)典的1/f噪聲理論,此時(shí)氧化層陷阱的表面勢(shì)被電荷的波動(dòng)所調(diào)制,這導(dǎo)致了溝內(nèi)的載流子數(shù)目無(wú)規(guī)則變化,同時(shí)庫(kù)侖散射也將被調(diào)制,并且引起溝的遷移率的升降,因此,導(dǎo)致溝道電流的變化;當(dāng)頻率高于8 kHz時(shí),SIdd隨頻率的變化加劇,這是受產(chǎn)生-復(fù)合效應(yīng)(g-r噪聲)的影響.

輸出電壓噪聲功率譜密度SVout的測(cè)量結(jié)果如圖9所示,從圖中我們可以看到,實(shí)際測(cè)量得到的SVout與由模型(13)、(15)、(16)計(jì)算得到的輸出電壓噪聲功率譜表現(xiàn)基本一致.圖9表明SVout在Vdd一定的條件下,SVout隨Vin鐘形變化,并在Vin=0.5V時(shí)有最大值.

4 可靠性的噪聲表征

表征CMOS反相器可靠性并對(duì)其可靠性評(píng)價(jià)的常規(guī)方法有:可靠性試驗(yàn)、加速壽命試驗(yàn)、高低溫循環(huán)實(shí)驗(yàn)和抽樣等.這樣的方法試驗(yàn)周期較長(zhǎng),且一般是隨機(jī)抽樣對(duì)少數(shù)樣品進(jìn)行實(shí)驗(yàn),結(jié)果是統(tǒng)計(jì)量,不確定性強(qiáng),還可能對(duì)器件造成不可逆的損傷.所以,為了更好地表征和評(píng)價(jià) CMOS反相器的可靠性,就迫切需要一種能快速、靈敏、無(wú)損的方法.通過(guò)對(duì)CMOS反相器老化試驗(yàn)的研究可知,器件老化后的界面態(tài)陷阱密度會(huì)成倍的增加.

CMOS反相器中的1/f噪聲是由于兩個(gè)MOS管的陷阱態(tài)空間、雜質(zhì)濃度分布梯度、能量上的非均勻分布、費(fèi)米能級(jí)在禁帶中位置的連續(xù)變化、來(lái)自于外界或內(nèi)部形成的過(guò)應(yīng)力給器件帶來(lái)的損傷及接觸不良等原因產(chǎn)生的[15],研究表明,這都與器件表面或界面處的缺陷有關(guān),這些缺陷將會(huì)影響材料中定態(tài)對(duì)自由載流子的俘獲和發(fā)射,位于SiO2-Si界面過(guò)渡層和溝道內(nèi)載流子的漲落與界面態(tài)陷阱密度(范圍在109～1012eV-1·cm-2之間)強(qiáng)烈相關(guān)[16],且知1/f噪聲是電子器件結(jié)構(gòu)均勻性的一種靈敏的表征參數(shù),因此1/f噪聲可用于器件的表面缺陷與可靠性的表征.由以上建立的CMOS反相器低頻噪聲模型可得,負(fù)載電流噪聲功率譜密度與表面缺陷能量密度的關(guān)系如下[17],

(17)

式中E為界面缺陷能級(jí),PE為載流子占缺陷能級(jí)的概率,τ為時(shí)間常數(shù),它分布較廣,通常在幾個(gè)至十幾個(gè)數(shù)量級(jí)內(nèi)變化.由于COMS反相器有源區(qū)的尺寸已可做到零點(diǎn)幾個(gè)微米,所以只有能量在費(fèi)米能級(jí)Uc附近幾個(gè)kT范圍內(nèi)的陷阱才對(duì)低頻噪聲有貢獻(xiàn)[18],因此可對(duì)式(17)化簡(jiǎn)為

(18)

式中A為CMOS反相器MOS管陷阱激活區(qū)體積.通過(guò)測(cè)量反相器的負(fù)載電流噪聲功率譜密度與式(18)可得Nt和Vdd關(guān)系,如圖10所示.

由圖可知,界面態(tài)陷阱密度Nt隨著Vdd的增大而增加,這與前文分析的1/f噪聲與界面態(tài)陷阱密度Nt成正比關(guān)系相符合,同時(shí)這也與圖7表現(xiàn)出的特性相一致.

由此可知,低頻噪聲可用于表征CMOS反相器的可靠性,如發(fā)現(xiàn)CMOS反相器的1/f噪聲明顯較大,則說(shuō)明這樣的器件越容易老化、失效.同時(shí)通過(guò)實(shí)驗(yàn)也可知,利用低頻噪聲對(duì)CMOS反相器進(jìn)行可靠性分析的結(jié)果與傳統(tǒng)方法得到的結(jié)果一致.

5 結(jié)論

本文根據(jù)CMOS反相器的低頻噪聲特性,從基本物理量和噪聲疊加原理出發(fā),建立了CMOS反相器的低頻噪聲模型,并通過(guò)實(shí)驗(yàn)證實(shí)了實(shí)驗(yàn)結(jié)論與理論推導(dǎo)結(jié)果的一致性.由實(shí)驗(yàn)結(jié)果可知,CMOS反相器的低頻噪聲隨頻率的變化遵循1/f的變化規(guī)律,滿足經(jīng)典的1/f噪聲理論,本文對(duì)該結(jié)果進(jìn)行了解釋,并對(duì)其低頻噪聲特性進(jìn)行了驗(yàn)證.提出了1/f噪聲可用于表征CMOS反相器的表面缺陷與可靠性,研究了1/f噪聲與界面態(tài)陷阱密度的關(guān)系,得到了不同下的界面陷阱態(tài)密度.由此可知,CMOS反相器的可靠性與其表現(xiàn)出的1/f噪聲成反比關(guān)系,若其1/f噪聲較小,則說(shuō)明其可靠性較高;反之,若其1/f噪聲明顯較大,則說(shuō)明這樣的器件越容易老化、失效,可靠性低.

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陳曉娟 女,1970年出生,吉林長(zhǎng)春人,長(zhǎng)春理工大學(xué)電子信息工程學(xué)院教授、博士生導(dǎo)師,主要研究方向?yàn)槟M電路故障診斷以及電力線通信.

E-mail:cxj-neiep@126.com

陳東陽(yáng)(通信作者) 男,1989年出生,黑龍江哈爾濱人,東北電力大學(xué)信息工程學(xué)院碩士研究生,主要研究方向?yàn)槲⑷跣盘?hào)檢測(cè)、電子器件與模擬電路可靠性.

E-mail:c-dongyang@163.com

Investigation on Low-Frequency Noise Models and Representation for Reliability of CMOS Inverter

CHEN Xiao-juan1,CHEN Dong-yang2,WU Jie3

(1.SchoolofElectronicInformationEngineering,ChangchunUniversityofScienceandTechnology,Changchun,Jilin130022,China；2.SchoolofInformationEngineering,NortheastDianliUniversity,Jilin,Jilin132012,China；3.SchoolofElectricalInformationEngineering,BeihuaUniversity,Jilin,Jilin132013,China)

In order to characterize the reliability of CMOS inverter,a kind of low-frequency noise model is deduced in detail by using the characteristics of load current and output voltage,based on the carrier fluctuation theory,and the accuracy of the model was verified by experimental data.The experiment results indicate that load current power spectral follows the changing rule of the 1/fnoise,decreasing with the increase of frequency;the normalized noise power spectral density of load current decreases with the increase of the channel width or length.Using the experimental data,the relationship between 1/fnoise and interface trap state densityof CMOS inverter is established.Verify that the 1/fnoise can be used to characterize the reliability of CMOS inverter.It is proved that the larger interface trap state density,the larger the noise magnitude,leading to the degradation of device reliability and significant rise in device invalidation rate.That provides a feasible and effective method for evaluating the reliability of CMOS inverter.

CMOS inverter;low-frequency noise;reliability;defect

2015-03-30;

2015-11-17;責(zé)任編輯:馬蘭英

國(guó)家自然科學(xué)基金(No.61271115)

TN94

A

0372-2112 (2016)11-2646-07

??學(xué)報(bào)URL:http://www.ejournal.org.cn

10.3969/j.issn.0372-2112.2016.11.012