基于Altium Designer的信號(hào)完整性分析

崔玉美

（上海城市管理學(xué)院，上海 200438）

基于Altium Designer的信號(hào)完整性分析

崔玉美

（上海城市管理學(xué)院，上海 200438）

在當(dāng)今的電子設(shè)計(jì)過程中，信號(hào)完整性問題的研究和處理已經(jīng)成為不容忽視的重要環(huán)節(jié)。在電路的設(shè)計(jì)初期要利用電路設(shè)計(jì)軟件仿真，充分考慮可能出現(xiàn)的問題，及時(shí)發(fā)現(xiàn)及時(shí)解決，節(jié)約成本，縮短產(chǎn)品開發(fā)周期。文中給出了在AltiumDesigner中的仿真波形，從仿真結(jié)果可以清楚地看到采取不同的解決辦法，信號(hào)完整性問題改善的效果不同，因此要根據(jù)電路設(shè)計(jì)的實(shí)際需求采用合適的最佳解決方案。

AltiumDesigner；反射；串?dāng)_；信號(hào)完整性

1 引言

隨著新工藝、新技術(shù)的快速發(fā)展，高速器件在電路設(shè)計(jì)中應(yīng)用越來越廣泛。在這種高速電路系統(tǒng)中，數(shù)據(jù)的傳輸速率、時(shí)鐘的工作頻率都越來越高，電路功能越來越復(fù)雜，電路板密度也相當(dāng)大。這時(shí)，電路的設(shè)計(jì)重點(diǎn)就不僅僅是元器件的合理放置和導(dǎo)線的正確連接，更重要的是要對(duì)電路中的信號(hào)做完整性分析，否則，即使電路工作原理正確，系統(tǒng)也不一定能可靠正常地工作。因此電路設(shè)計(jì)中能否處正確處理好系統(tǒng)的信號(hào)互連，妥善解決好信號(hào)完整性問題，成為了一個(gè)設(shè)計(jì)能否成功的關(guān)鍵因素[1]。

2 信號(hào)完整性問題

信號(hào)完整性（SI,Signal Integrity）就是指信號(hào)通過信號(hào)線傳輸后仍能保持完整，保持其正確的功能而未受到損傷的一種特性[2]。主要研究的是信號(hào)傳輸后的質(zhì)量和時(shí)序問題，當(dāng)電路中的信號(hào)能以符合要求的時(shí)序和大小進(jìn)行傳送，并能按要求順利的到達(dá)輸出端，就說明電路具有較好的信號(hào)完整性，否則就出現(xiàn)了信號(hào)完整性問題。

信號(hào)完整性問題主要包括反射、振蕩、地彈、串?dāng)_、電源噪聲、EMI等等。

2.1 反射現(xiàn)象

反射是信號(hào)在傳輸線上的回波[2]，信號(hào)功率的一部分經(jīng)過傳輸線送達(dá)負(fù)載，另一部分則向信號(hào)源端反射回來。當(dāng)反射信號(hào)到達(dá)信號(hào)源端時(shí)，若信號(hào)源端阻抗與傳輸線阻抗不匹配就將會(huì)產(chǎn)生第二次反射。若傳輸線的源端和負(fù)載端都存在阻抗不連續(xù)，那么信號(hào)將會(huì)在驅(qū)動(dòng)線和接收線之間來回進(jìn)行反射。實(shí)際上傳輸線任意一點(diǎn)上的信號(hào)都是由入射信號(hào)和反射信號(hào)多次疊加而成的。

當(dāng)信號(hào)在傳輸過程中遇到比當(dāng)前阻抗值高的時(shí)候，發(fā)生正方向反射，使信號(hào)邊沿的幅度遞增，出現(xiàn)過沖；當(dāng)信號(hào)在傳輸過程中遇到比當(dāng)前阻抗值低的時(shí)候，發(fā)生負(fù)方向反射，使信號(hào)邊沿的幅度衰減，出現(xiàn)欠沖。這些波動(dòng)的假時(shí)鐘信號(hào)過大，超過一定的范圍時(shí)，就可能會(huì)導(dǎo)致系統(tǒng)的誤操作，產(chǎn)生故障，甚至造成事故。

如果信號(hào)在一個(gè)時(shí)鐘周期中，反復(fù)地出現(xiàn)過沖和欠沖，稱之為振蕩或振鈴。這就是電路中因?yàn)榉瓷涠a(chǎn)生的多余能量無法被及時(shí)吸收的結(jié)果。如果沒有采取合適的抑制措施，就會(huì)引發(fā)傳輸信號(hào)波形的失真，如圖1。

圖1 反射失真波形

2.2 串?dāng)_

在高速數(shù)字電路設(shè)計(jì)中，串?dāng)_現(xiàn)象及其常見。信號(hào)串?dāng)_是在電氣上沒有連接的信號(hào)線之間，因電磁耦合對(duì)相鄰的傳輸線產(chǎn)生不期望的電壓干擾噪聲[4]。由于信號(hào)線本身邏輯電

平發(fā)生變化，對(duì)其他信號(hào)產(chǎn)生影響的信號(hào)線稱為“攻擊線”。受到影響而導(dǎo)致自身邏輯電平發(fā)生不正常的信號(hào)連線稱為“犧牲線”。串?dāng)_噪聲從攻擊對(duì)象上以耦合電壓或耦合電流的形式，交叉耦合到犧牲對(duì)象上，表現(xiàn)為在其中一根信號(hào)線上有信號(hào)通過時(shí)，在PCB板上與之相鄰的信號(hào)線上就會(huì)感應(yīng)出相關(guān)的耦合電壓或電流信號(hào)。

串?dāng)_一般可以分為前向串?dāng)_和后向串?dāng)_。前向串?dāng)_是指攻擊源對(duì)犧牲對(duì)象的接收端產(chǎn)生的第一次干擾，也稱遠(yuǎn)端干擾，同樣是由于電容和電感的耦合形成的，但是這兩個(gè)耦合形成的干擾信號(hào)是反相的，是可以相互抵消的，因此前向串?dāng)_幾乎可以忽略。而后向串?dāng)_指攻擊源對(duì)犧牲對(duì)象的發(fā)送端產(chǎn)生的第一次干擾，也稱為近端干擾，兩個(gè)分量是同相的，不容忽視，因此一般研究都是后向串?dāng)_。

設(shè)定網(wǎng)絡(luò)A12為攻擊對(duì)象，A13為犧牲對(duì)象，在沒有采取任何抑制措施時(shí)的干擾線與被干擾線上的信號(hào)波形如圖2?？梢钥闯鲈跔奚盘?hào)線A13上存在著很大串?dāng)_噪聲，最大串?dāng)_噪聲幅度可達(dá)30mv左右。

圖2 信號(hào)間的干擾噪聲

2.3 電源、地彈噪聲

電路中各種芯片和電源平面之間存在著一定大小的寄生參數(shù)，每當(dāng)電路中有較大的電流涌動(dòng)時(shí)，如芯片多個(gè)輸出級(jí)同時(shí)動(dòng)作，就將會(huì)有較大的瞬態(tài)電流在芯片引腳與PCB板的電源平面中流過，從而導(dǎo)致電源線上和地線上的電壓波動(dòng)，這個(gè)不期望的波動(dòng)噪聲可能會(huì)造成其他元器件的不正常動(dòng)作。

地平面的分割，也可能引起數(shù)字信號(hào)傳到模擬接地區(qū)域時(shí)，產(chǎn)生接地平面信號(hào)回流反彈。同樣，電源平面的分割也可能有類似情況的危害產(chǎn)生。負(fù)載容性的增大、阻性的減小、寄生參數(shù)的增大、切換速度的加快，以及同步切換數(shù)目的增加，都有可能導(dǎo)致接地反彈噪聲的增加。

3 改善信號(hào)完整性問題的方法

由于上述這些信號(hào)完整性問題的存在，就可能會(huì)導(dǎo)致本來原理正確的電路，出現(xiàn)了不正常的信號(hào)，從而使得高速數(shù)字電路中的器件不能正常工作。因此為了保證信號(hào)在傳輸后仍能保持其應(yīng)有的可靠的功能和穩(wěn)定的性能，必須在電路設(shè)計(jì)初期就處理好這些問題。

3.1 抑制反射的方法

改善反射噪聲的一般做法是布線拓?fù)浞?，盡量縮短高速傳輸線的長(zhǎng)度，以減小信號(hào)線的傳輸線效應(yīng)。常用布線時(shí)的拓?fù)浣Y(jié)構(gòu)有：點(diǎn)到點(diǎn)、菊花鏈、星形、分支和周期性負(fù)載等結(jié)構(gòu)，如圖3所示。

圖3 布線拓?fù)浣Y(jié)構(gòu)

端接技術(shù)是高速數(shù)字電路處理信號(hào)完整性問題最常用的辦法，在信號(hào)輸入、輸出端端接電阻來達(dá)到阻抗匹配的目的。端接技術(shù)一般分為串聯(lián)端接技術(shù)和并聯(lián)端接技術(shù)。

串聯(lián)端接是利用使信號(hào)源端反射系數(shù)為零，來抑制從負(fù)載端反射回來的信號(hào)再從信號(hào)源端反射回負(fù)載端。在盡量靠近驅(qū)動(dòng)信號(hào)源端的位置串聯(lián)一個(gè)電阻到傳輸線中來實(shí)現(xiàn)，所串聯(lián)電阻阻值加上驅(qū)動(dòng)源的輸出阻抗應(yīng)大于等于傳輸線的阻抗，用以匹配信號(hào)源的阻抗，如圖4。

圖4 串聯(lián)端接

并聯(lián)端接一般是在盡量靠近負(fù)載端的位置接上拉或下拉電阻，以實(shí)現(xiàn)電路終端的阻抗匹配問題。并聯(lián)端接有如圖5幾種方式，可用于分布負(fù)載，并能夠全部吸收傳輸波以消除反射，表1給出了各種端接技術(shù)的優(yōu)缺點(diǎn)。

圖5 并聯(lián)端接

表1 各種端接技術(shù)比較

3.2 串?dāng)_和噪聲的抑制方法

串?dāng)_是由于信號(hào)線間的電磁耦合引起的，減小串?dāng)_最行之有效的方法就是增加信號(hào)線間的距離，減小耦合長(zhǎng)度。但高速系統(tǒng)設(shè)計(jì)中，PCB板的密度已經(jīng)越來越大，靠增加信號(hào)線間的距離改善串?dāng)_已不可能了。因此可以通過改變PCB板的絕緣介質(zhì)參數(shù)和絕緣介質(zhì)的厚度來減小電磁耦合，從而來達(dá)到減小信號(hào)線間的串?dāng)_的目的[3]。

目前多層PCB板都包括若干個(gè)信號(hào)層和電源層，兩信號(hào)層和電源層的疊放順序沒有特殊規(guī)定，通常是通過疊放順序來構(gòu)成標(biāo)準(zhǔn)的微帶傳輸線和帶狀傳輸線，與之相鄰的都有一個(gè)電源平面，相應(yīng)信號(hào)層與電源層之間是需要用電介質(zhì)填充的。電介質(zhì)層的厚度是影響傳輸線特性阻抗的重要因素，電介質(zhì)層變厚時(shí)，傳輸線特性阻抗變大，變薄時(shí)，傳輸線特性阻抗變小。對(duì)于同樣電介質(zhì)層厚度，帶狀傳輸線的串?dāng)_要小于微帶傳輸線的串?dāng)_。因此在高速電路布線時(shí)，如帶狀傳輸線的阻抗控制能夠滿足要求，那么使用帶狀傳輸線可以比使用微帶傳輸線獲得更好的串?dāng)_抑制效果。

抑制電源和地彈噪聲的方法也很多，可以通過降低封裝回路電感，在封裝內(nèi)部使用旁路電容，讓電源和地共同分擔(dān)回路電流，從而減小電壓波動(dòng)等等，來降低和改善電源和地彈的噪聲。

4 基于Atium Designer的信號(hào)完整性分析

Altium Designer是Altium公司的一款最新的EDA設(shè)計(jì)軟件，提供了完整的集成信號(hào)完整性分析工具，對(duì)電路潛在的信號(hào)完整性問題，可以在原理圖環(huán)境中對(duì)選擇的節(jié)點(diǎn)進(jìn)行分析，可以找出初步的阻抗、反射等問題；更全面的分析是在PCB環(huán)境下完成的，不僅能以清晰的波形形式給出各種分析結(jié)果，而且還能為設(shè)計(jì)者提供一些有效的終端措施，來幫助選擇合適的解決方案。

4.1 信號(hào)完整性分析前的準(zhǔn)備工作

為了在做信號(hào)完整性分析時(shí)，能不出現(xiàn)一些不必要的麻煩，能夠順利準(zhǔn)確地得到分析結(jié)果，必須要事先做好以下幾項(xiàng)準(zhǔn)備：

（1）PCB設(shè)計(jì)中每個(gè)組件的SI模型類型都必須是正確的，如果沒有SI模型的器件要自己進(jìn)行添加設(shè)置，對(duì)于IC組件來說，一般要從芯片廠商提供的IBIS文件導(dǎo)入模型I/O管腳特性。

（2）軟件是以集成項(xiàng)目為核心的，在做SI分析之前，都要確認(rèn)所有的文件，包括原理圖文件和PCB文件，都包含在工程項(xiàng)目文件（*.PRJPCB）下，不能是自由文檔，否則軟件是不能給出準(zhǔn)確的仿真結(jié)果的。

（3）要想成功分析電路的所有特性，在對(duì)網(wǎng)絡(luò)進(jìn)行仿真的時(shí)候，必須要有集成電路的輸出引腳作為激勵(lì)源連接到網(wǎng)絡(luò)上，否則電容、電阻和電感這些被動(dòng)器件是無法給出正確的仿真結(jié)果的。

（4）PCB的層堆棧要必須準(zhǔn)確無誤，要根據(jù)電路板的實(shí)際設(shè)計(jì)情況來設(shè)置所有信號(hào)層和電源層的厚度，包括絕緣介質(zhì)層的材質(zhì)和厚度等相關(guān)參數(shù)，因?yàn)檫@個(gè)是對(duì)串?dāng)_分析會(huì)有很大的影響的[7]。

4.2 信號(hào)完整性分析

一切準(zhǔn)備工作就緒后，最好先對(duì)工程項(xiàng)目進(jìn)行編譯，確認(rèn)沒有任何錯(cuò)誤了，就可以在PCB編輯器中執(zhí)行【tools】/【signal integrity】分析命令，在彈出的分析窗口中，左側(cè)部分可以看到網(wǎng)絡(luò)是否通過相應(yīng)的規(guī)則，選擇網(wǎng)絡(luò)“A12”，點(diǎn)擊右鍵，在下拉菜單中選擇“Details”命令，可以看到針對(duì)此網(wǎng)絡(luò)分析的詳細(xì)信息。

對(duì)電路中的關(guān)鍵網(wǎng)絡(luò)進(jìn)行信號(hào)分析，選中想要重點(diǎn)分析的網(wǎng)絡(luò)標(biāo)簽，如“A12”，雙擊導(dǎo)入到窗口右側(cè)待分析列表中，單擊窗口右下角的Reflection Waveforms命令，進(jìn)行反射情況分析。下圖6是對(duì)網(wǎng)絡(luò)“A12”進(jìn)行反射分析波形。

圖6 反射分析結(jié)果

在圖6的分析波形中可以看到在信號(hào)線上存在著很大的反射噪聲，也可以根據(jù)需要進(jìn)行確切的參數(shù)測(cè)量。在圖6信號(hào)完整性分析窗口右側(cè)可以選擇各種端接策略，如戴維南端接、下拉電阻端接、二極管端接等，每種端接方式可以設(shè)置不同的端接阻抗，來減小反射所帶來的影響，圖7選擇的是串聯(lián)端接方式，電阻值分別為20?，55?，90?，設(shè)計(jì)者可以根據(jù)波形分析結(jié)果，根據(jù)實(shí)際噪聲容限的要求[5]，選擇合適的阻抗值和合理的端接方式。用同樣的方式可以對(duì)電路中的關(guān)鍵網(wǎng)絡(luò)進(jìn)行串?dāng)_分析。

圖7 反射分析結(jié)果

5 結(jié)語

高速PCB設(shè)計(jì)在數(shù)字系統(tǒng)設(shè)計(jì)中占有越來越重要的地位。一個(gè)系統(tǒng)是否能具有高性能，能否長(zhǎng)期穩(wěn)定的工作，在很大程度上取決于PCB設(shè)計(jì)的合理性。要使PCB產(chǎn)品縮短上市時(shí)間，降低產(chǎn)品成本，就要在PCB設(shè)計(jì)的整個(gè)過程中，充分考慮高速信號(hào)的完整性問題，要綜合考慮各方面因素，合理布局布線，設(shè)計(jì)初期都必須經(jīng)過仿真驗(yàn)證，在第一時(shí)間發(fā)現(xiàn)潛在的問題并找到合適的解決方案。

[1]王淵峰，戴旭輝．Altium Designer10電路設(shè)計(jì)標(biāo)準(zhǔn)教程[M]．科學(xué)出版社，2013．

[2]Eric Bogatin．信號(hào)完整性分析[M]．李玉山，李麗平，等譯．北京：電子工業(yè)出版社，2008．

[3]陳偉，黃秋元．高速電路信號(hào)完整性分析與設(shè)計(jì)[M]．北京：電子工業(yè)出版社，2009．

[4]高海賓，辛文，胡仁喜，等．Altium Designer10從入門到精通[M].北京：機(jī)械工業(yè)出版社，2014．

[5]崔玉美．基于Protel2004的信號(hào)完整性分析與研究[J]．實(shí)驗(yàn)室研究與探索，2010，(11)：38-40.

Signal IntegrityAnalysis Based onAltium Designer

Cui Yumei
(Shanghai Technical College of Urban Management,Shanghai 200438)

tract】 In today's electronic design process,the research on signal integrity has become an important part that should not be ignored.At the early of the circuit design process,the circuit design simulation software should be used,considering the problems and resolving them to shorten the product development cycle.This paper presents the simulation waveforms in Altium Designer.Results show that different solutions lead to different signal performance.So we should adopt the best solution according to the actual conditions of the circuit design program.

words】 Altium Designer;reflection;crosstalk;signal integrity

TP391

A

1008-6609(2016)09-0092-04

崔玉美，女，黑龍江人，碩士研究生，副教授，研究方向：電子技術(shù)的教學(xué)與科研。