雙通道高速高精度流水線模數(shù)轉(zhuǎn)換電路的實現(xiàn)

林海軍

(廈門理工學(xué)院光電與通信工程學(xué)院，福建 廈門 361024)

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雙通道高速高精度流水線模數(shù)轉(zhuǎn)換電路的實現(xiàn)

林海軍

(廈門理工學(xué)院光電與通信工程學(xué)院，福建 廈門 361024)

為解決傳統(tǒng)雙通道構(gòu)架僅適用于低速模擬數(shù)字轉(zhuǎn)換電路(Analog-to-DigitalConverter,簡稱ADC)的問題，通過取消數(shù)字校準電路，去除信號通道中用于數(shù)字校準開關(guān)的方式，采用臺灣積體電路制造公司(TSMC)0.18μmCMOS工藝，用雙通道流水線構(gòu)架實現(xiàn)了高速高精度ADC，確保ADC達到12位信號轉(zhuǎn)換精度的同時，信號轉(zhuǎn)換速度達到了200Ms/s.通過測試，該電路在模擬輸入信號為10MHz，差分振幅為1.25V，電源電壓為1.8V，信號采樣頻率200Ms/s條件下獲得信噪失真比為64.7dB，無雜散動態(tài)范圍為86.3dB，電路整體功耗為356mW，測試結(jié)果證實該設(shè)計在降低模數(shù)轉(zhuǎn)換電路設(shè)計難度的同時節(jié)省了功耗.

模數(shù)轉(zhuǎn)換；雙通道；跨導(dǎo)運算放大器；采樣保持電路

采樣率大于100Ms/s,采樣精度高于10位的模擬數(shù)字轉(zhuǎn)換電路(analog-to-digitalconverter,簡稱ADC)被廣泛應(yīng)用在光通信、無線及有線通信系統(tǒng)和工業(yè)控制中[1].流水線構(gòu)架的ADC由于其良好的采樣速度、采樣精度及功耗特性，在高速、高精度ADC中被廣泛采用.然而，在流水線型高速高精度ADC設(shè)計中，各級子ADC內(nèi)部的跨導(dǎo)運算放大器(operationaltransconductanceamplifier,簡稱OTA)的大負載驅(qū)動能力制約了ADC的工作速度，成為ADC整體電路設(shè)計的瓶頸.兩通道ADC結(jié)構(gòu)通過將電容負載平均分配到兩個相同的ADC中，降低了每個ADC的驅(qū)動負載[2].雙通道ADC是由兩組獨立ADC電路共享一個采樣保持電路(sampleandholdamplifier，簡稱SHA)， 每個獨立ADC的電容負載可以降為原先的一半，可有效降低OTA電路的驅(qū)動要求，進而降低其設(shè)計難度，同時由于每個獨立ADC的功耗均為原ADC的一半，總體功耗不變.

雙通道ADC中每個通道的數(shù)字輸出相加平均后可獲得最終模數(shù)轉(zhuǎn)換的數(shù)字結(jié)果，同時每個通道的數(shù)字輸出相減可獲得兩個通道輸出的差值,該差值由電路失配等原因造成[3].傳統(tǒng)的雙通道ADC構(gòu)架多采用數(shù)字校準技術(shù)[1-6],向各通道ADC中加入隨機序列.然而加入隨機序列會在信號路徑中增加開關(guān)[4],其開關(guān)電阻會增加電路時間常數(shù)，降低信號轉(zhuǎn)換速度，不利于高速ADC的設(shè)計[4-5].目前采用雙通道構(gòu)架的ADC電路其采樣頻率不超過100Ms/s.

為實現(xiàn)雙通道ADC的高速信號轉(zhuǎn)換，本設(shè)計提案不進行數(shù)字校準的雙通道ADC電路，在信號路徑中不增加開關(guān)，提高信號轉(zhuǎn)換速度，使雙通道ADC構(gòu)架在滿足信號轉(zhuǎn)換精度的基礎(chǔ)上可滿足高速ADC的速度需求.同時各子級ADC的采樣電容被平均分配給兩組ADC，降低了子ADC內(nèi)部OTA電路的設(shè)計難度.

1 雙通道ADC的構(gòu)架設(shè)計

一般12位流水線電路構(gòu)架由5組2.5位子ADC及一個2位閃爍型ADC構(gòu)成.VINP和VINN端連接模擬輸入差分信號，每級子ADC輸出2.5位數(shù)字信號，通過數(shù)字冗余處理，獲得12位數(shù)字輸出，如圖1所示[7].為實現(xiàn)200Ms/s的信號采樣速度，通過計算和仿真獲得各級子ADC的內(nèi)部OTA的性能要求如表1.

圖1 一般12位流水線模數(shù)轉(zhuǎn)換電路的構(gòu)架圖

參數(shù)OTA1OTA2OTA3OTA4OTA5直流增益/dB7868564432增益帶寬積/GHz3.73.22.62.11.6負載/pF2.000.750.380.180.05

由表1可知各級子ADC中OTA的設(shè)計要求極為苛刻，尤其是第一級與第二級，要求在大負載下獲得極高的直流增益與工作帶寬.為滿足設(shè)計要求，需要增加功耗及OTA輸入MOS器件的尺寸，這會引入較大的寄生電容，從而限制OTA工作頻率.因此，采用雙通道結(jié)構(gòu)降低負載對OTA設(shè)計極為重要.

本設(shè)計的雙通道流水線ADC構(gòu)架如圖2所示，模擬信號通過SHA進行采樣保持后進入ADC1與ADC2組完全相同的流水線ADC中進行數(shù)字信號轉(zhuǎn)換，其結(jié)果通過平均計算與冗余計算，獲得12位模擬輸出.

圖2 雙通道流水線型ADC構(gòu)架圖

ADC1與ADC2的電容負載比一般12位ADC減小一半，ADC內(nèi)部各級子ADC的OTA電路帶寬與gm/C成正比，其中g(shù)m為OTA的跨導(dǎo),C為電容負載.同時OTA電路功耗與gm成正比.ADC各級負載電容減小一半意味著相同帶寬條件下OTA功耗為原來的一半，其信號噪聲比會比單獨ADC降低3dB，通過兩組ADC數(shù)據(jù)的平均化處理，其信號噪聲比獲得補償.

同時兩組ADC的功耗相加與單獨ADC的功耗相同，然而由于降低了OTA的設(shè)計難度，整體功耗會下降.與時間交織型ADC相比，本電路采用單獨SHA進行采樣，有效降低了通道間應(yīng)因不同采樣時序的無序抖動造成的信號失配.同時，根據(jù)電路設(shè)計需要，本電路還可適用于多通道流水線型ADC的設(shè)計.

2 ADC中采樣保持電路的設(shè)計

采樣保持電路是高速高精度ADC中最重要的電路.ADC的動態(tài)范圍、信號失真、線性性能、噪聲等重要技術(shù)參數(shù)都取決于SHA的性能.在本設(shè)計中采用了Flip-around型SHA電路結(jié)構(gòu)，其電路構(gòu)架由圖3(a)所示.

為降低開關(guān)電荷的無序注入和時鐘饋通效應(yīng)對采樣精度的影響，SHA采用了底極板采樣技術(shù),單端采樣電容Cs的值為4pF.SHA的電容負載為兩組ADC第一級子ADC的采樣電容.為了降低采樣開關(guān)的導(dǎo)通電阻，提高開關(guān)的線性性能，開關(guān)S1，S2，S1a采用了自舉開關(guān)的構(gòu)架.圖3(b)顯示了SHA內(nèi)部的OTA電路構(gòu)架，為了實現(xiàn)高直流增益和較大的工作帶寬，OTA采用了帶輔助放大器的增益自舉折疊共源共柵放大電路結(jié)構(gòu).同時為了解決連續(xù)型共模反饋電路輸出擺幅較小的限制，OTA電路的共模反饋采用了開關(guān)電容型共模反饋電路.

3 芯片測試結(jié)果

雙通道流水線型ADC采用臺積電0.18μmCMOS工藝進行設(shè)計和制作，其電源電壓為1.8V.芯片面積為3mm×4mm，其中包含了提供基準時鐘的DLL電路、時鐘分配電路、帶隙基準電壓產(chǎn)生電路、比較器基準電壓產(chǎn)生電路、SHA電路，雙通道ADC電路、數(shù)字平均化計算部分和輸出接口(low-voltagedifferentialsignaling簡稱LVDS)電路，芯片照片如圖4所示.芯片測試時輸入信號使用羅德R&SSMA100A信號發(fā)生器產(chǎn)生、基準時鐘采用Si530芯片產(chǎn)生.

雙通道ADC在輸入信號為70MHz，采樣頻率為200MHz時的靜態(tài)特性，包括積分非線性(integralnonlinearity簡稱INL)和差分非線性(differentialnonlinearity簡稱DNL),其中INL為-0.67/+0.62最低有效單元(leastsignificantbit簡稱LSB)，DNL為-0.79/+0.85LSB(如圖5所示).

圖6顯示了在200MHz的時鐘采樣條件下輸入信號頻率為10MHz、70MHz，振幅為-1dBFS時的ADC輸出信號功率頻譜特性.在輸入信號為10MHz時，ADC的無雜散動態(tài)范圍(spurious-freedynamicrange，簡稱SFDR)為86.3dB，信號噪聲與失真比(signaltonoiseanddistortionrate,簡稱SNDR)為64.7dB，有效位(effectivenumberofbits，簡稱ENOB)為10.5位.其功耗為356mW.

表2將該電路的測試結(jié)果與國際近期發(fā)表的論文測試結(jié)果進行了比較.通過表2可知，本項研究中不采用數(shù)字校準的雙通道流水線ADC的主要動態(tài)性能指標均超過了目前國際近期發(fā)表的研究成果，尤其是采用0.18μmCMOS工藝條件下實現(xiàn)了較低的功耗.

表2 本研究的結(jié)果與國際最新研究成果的性能比較

4 結(jié)語

本項研究提出了無數(shù)字校準的信號轉(zhuǎn)換精度為12位，信號轉(zhuǎn)換速度為200Ms/s的雙通道結(jié)構(gòu)流水線型ADC電路結(jié)構(gòu).該方法能夠有效的降低流水線ADC中各級子ADC中OTA電路的電容負載，降低其設(shè)計難度的同時節(jié)省了功耗.該方法的有效性通過采用臺積電0.18μmCMOS工藝進行芯片試制和芯片測試得到了證明.在輸入信號頻率為10MHz的條件下其SFDR為86.3dB，SNDR為64.7dB，功耗為356mW.

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(責任編輯 宋 靜)

Design of a 12-Bit 200 Ms/s Split-Based Pipeline ADC

LIN Haijun

(SchoolofOptoelectronic&CommunicationEngineering,XiamenUniversityofTechnology,Xiamen361024,China)

Thispaperpresentsasplit-basedpipelineADCfabricatedinTSMC0.18μmCMOStechnology.Toapplythesplit-basedarchitecturetohighspeedADC,theproposedADCeliminatesthedigitalcalibrationcircuitofADC,removesswitchesfordigitalcalibrationinsignalpathtoimprovetheconversionrateofADC.Itrealizes12-bitresolutionand200Ms/sconversionrate,andachievesanSNDRof64.7dB,SFDRof86.3dBwithanaloginputfrequencyof10MHzanddifferentialamplitudeof1.25Vwithoutdigitalcalibration.ThepowerdissipationofADCis356mWat1.8Vsupply.

ADC;split-based;OTA;pipeline

2016-08-20

2016-10-10

福建省自然科學(xué)基金項目(2014J01255)

林海軍(1976-)，男，副教授，博士，研究方向為集成電路設(shè)計.E-mail:linhaijun@xmut.deu.cn

TN

A

1673-4432(2016)05-0051-05