FPGA中開(kāi)關(guān)矩陣的研究

胡　凱，謝　達(dá)，劉　彤，張艷飛，單悅爾

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫 214072）

FPGA中開(kāi)關(guān)矩陣的研究

胡凱，謝達(dá)，劉彤，張艷飛，單悅爾

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫 214072）

開(kāi)關(guān)矩陣是現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片中最重要的組成部分之一。通過(guò)對(duì)FPGA中開(kāi)關(guān)矩陣進(jìn)行分析和研究，介紹了開(kāi)關(guān)矩陣的布局和繞線(xiàn)方式，建立了開(kāi)關(guān)矩陣的基本模型，對(duì)開(kāi)關(guān)矩陣模型進(jìn)行了仿真、分析和優(yōu)化。重點(diǎn)分析了開(kāi)關(guān)矩陣速度與各參數(shù)因子之間的關(guān)系，結(jié)果表明優(yōu)化后的開(kāi)關(guān)矩陣具有很好的性能。

FPGA；開(kāi)關(guān)矩陣；布線(xiàn)；延時(shí)

1　引言

現(xiàn)場(chǎng)可編程門(mén)陣列FPGA是一種半定制電路，具有開(kāi)發(fā)周期短、成本低、風(fēng)險(xiǎn)小、集成度高、靈活性大以及便于電子系統(tǒng)維護(hù)和升級(jí)的優(yōu)點(diǎn)，F(xiàn)PGA是數(shù)字集成電路的主流芯片，被廣泛應(yīng)用在通信、控制、視頻、信息處理、消費(fèi)電子、互聯(lián)網(wǎng)、汽車(chē)以及航空航天等諸多領(lǐng)域[1]。

開(kāi)關(guān)矩陣Switch matrix(簡(jiǎn)稱(chēng)SW)和繞線(xiàn)資源是FPGA結(jié)構(gòu)中最基本、最核心的邏輯部件，具有層次化布局和布線(xiàn)架構(gòu)的FPGA設(shè)計(jì)已經(jīng)成為可編程邏輯器件設(shè)計(jì)的熱點(diǎn)，擁有最佳的面積和延時(shí)性能[2～3]。開(kāi)關(guān)矩陣是連接CLB、DSP、BRAM、IO、CLK、MAC、 PCIE、GTP等各個(gè)模塊之間的互連樞紐，由大量的MUX開(kāi)關(guān)、配置SRAM以及互連線(xiàn)構(gòu)成，遍布于FPGA芯片各個(gè)部位，開(kāi)關(guān)矩陣的速度、功耗和面積決定著整個(gè)芯片的性能[4～5]。本文對(duì)開(kāi)關(guān)矩陣進(jìn)行了分析和研究，首先介紹了FPGA中開(kāi)關(guān)矩陣的布局布線(xiàn)，分析了繞線(xiàn)資源的類(lèi)型和命名方式，并建立了開(kāi)關(guān)矩陣的基本模型，對(duì)開(kāi)關(guān)矩陣模型進(jìn)行了仿真、分析和優(yōu)化，并詳細(xì)闡述了優(yōu)化過(guò)程和結(jié)果。

2　原理

FPGA中所有邏輯功能塊，如CLB、IOB、DSP、BRAM等，都連接到各自相同的開(kāi)關(guān)矩陣，再通過(guò)開(kāi)關(guān)矩陣連接到全局互聯(lián)資源，整個(gè)FPGA芯片由大量相同的開(kāi)關(guān)矩陣陣列構(gòu)成，如圖1所示。圖1為Xilinx Virtex 5系列芯片開(kāi)關(guān)矩陣布局示意圖，圖中包括SW與CLB、DSP、BRAM以及IOB的連接關(guān)系。開(kāi)關(guān)矩陣按陣列重復(fù)分布，是連接各邏輯模塊的樞紐。

圖1　開(kāi)關(guān)矩陣布局示意圖

開(kāi)關(guān)矩陣和其他邏輯資源是通過(guò)繞線(xiàn)連接的，繞線(xiàn)資源貫通南北，是開(kāi)關(guān)矩陣的重要組成部分，直接影響著芯片邏輯布通率和芯片的工作頻率。此處以Xilinx公司Virtex 5系列FPGA芯片為例，簡(jiǎn)單介紹繞線(xiàn)資源的特性。Virtex 5繞線(xiàn)資源主要包含以下幾種繞線(xiàn)類(lèi)型：首先是外部繞線(xiàn)，即開(kāi)關(guān)矩陣與開(kāi)關(guān)矩陣之間的繞線(xiàn)，可分為二倍線(xiàn)、五倍線(xiàn)和長(zhǎng)線(xiàn)；其次是局部繞線(xiàn)，即開(kāi)關(guān)矩陣與其他MACRO連接的局部直連線(xiàn)；此外還包括時(shí)鐘線(xiàn)以及MACRO的快速進(jìn)位鏈等。下面對(duì)繞線(xiàn)資源中最基本、最核心的繞線(xiàn)——二倍線(xiàn)和五倍線(xiàn)作簡(jiǎn)單介紹。圖2所示為二倍線(xiàn)和五倍線(xiàn)的示意圖，一個(gè)方框代表一個(gè)開(kāi)關(guān)矩陣SW。二倍線(xiàn)指一根信號(hào)線(xiàn)長(zhǎng)度跨越了兩個(gè)SW寬度，方向包含東南西北四個(gè)方向，如圖中的NW2、NE2、SW2、SE2等。其中二倍線(xiàn)包含了一個(gè)中間點(diǎn)信號(hào)輸出，如圖中的NW2MID0，其為一倍線(xiàn)寬度。五倍線(xiàn)為信號(hào)線(xiàn)跨越五個(gè)SW寬度，如圖中的WN5、NW5、NE5、EN5、ES5、SE5、SW5、WS5、NR5、ER5、SL5、WL5等。

圖2中開(kāi)關(guān)矩陣的繞線(xiàn)類(lèi)型可以通過(guò)命名方式來(lái)確定，用Xilinx Design Language（XDL）在ISE TCL命令行中輸入“xdl-report-pips-all_conns xc5vlx20t”，可以產(chǎn)生xc5vlx20t器件的所有繞線(xiàn)和宏單元的連接信息。其開(kāi)關(guān)矩陣的繞線(xiàn)和命名方式如圖2中所示，此處以五倍線(xiàn) SE5BEG0為例作簡(jiǎn)單介紹。SE5BEG0-SE5MID0-SE5END0為某一根線(xiàn)的走線(xiàn)方式，其中SE5BEG0中第一個(gè)字母E=east、N=north代表走線(xiàn)方向，EN表示先向東走，再向北走，5代表五倍線(xiàn)，即該線(xiàn)總共跨越5個(gè)SWB，BEG代表信號(hào)線(xiàn)的起點(diǎn)，即一個(gè)SW中某個(gè)輸出端口，MID代表走線(xiàn)的中間點(diǎn)，END代表走線(xiàn)的結(jié)束端，0代表該類(lèi)線(xiàn)的其中某一條序號(hào)。因此繞線(xiàn)方式組成如圖2中所示的形式。

開(kāi)關(guān)矩陣內(nèi)部由大量的選擇器開(kāi)關(guān)組成，構(gòu)成了水平通道和垂直通道的樞紐，包括水平方向走線(xiàn)的選擇器開(kāi)關(guān)、豎直方向走線(xiàn)的選擇器開(kāi)關(guān)、內(nèi)部互連選擇器開(kāi)關(guān)以及局部MACRO連接的選擇開(kāi)關(guān)等，一種設(shè)計(jì)方案開(kāi)關(guān)矩陣和繞線(xiàn)資源的簡(jiǎn)化模型1如圖3所示，包含CMOS選擇器開(kāi)關(guān)管（圖中①），輸出驅(qū)動(dòng)緩沖器（圖中②和③），繞線(xiàn)資源可以簡(jiǎn)化成圖中④和⑤所示的Elmore的RC網(wǎng)絡(luò)模型[6]。

在圖3的基礎(chǔ)上，另一種開(kāi)關(guān)矩陣和繞線(xiàn)資源設(shè)計(jì)方案的簡(jiǎn)化模型2如圖4所示，包含選擇器開(kāi)關(guān)管①，此處采用NMOS單管作為選擇開(kāi)關(guān)，NMOS單管開(kāi)關(guān)速度快、面積小，但NMOS在傳輸高電平信號(hào)時(shí)存在閾值損耗，因此需要圖中②和③所示的電平恢復(fù)電路進(jìn)行電平還原，繞線(xiàn)資源為④和⑤所示的RC網(wǎng)絡(luò)模型。

3　仿真與優(yōu)化

對(duì)圖3中的結(jié)構(gòu)進(jìn)行仿真，選擇40 nm UMC工藝，電源電壓為1.1 V，模型中CMOS選擇器開(kāi)關(guān)①的開(kāi)關(guān)電壓為1.1 V，仿真結(jié)果如圖5所示，AB間延時(shí)為210 ps，功耗為37.65 nA。AB具有很好的速度，且溫度穩(wěn)定性很好，功耗較小，但是模型1采用了CMOS作為開(kāi)關(guān)，面積增大了一倍，因此該設(shè)計(jì)方案是以犧牲面積為代價(jià)的。

圖3　開(kāi)關(guān)繞線(xiàn)資源的簡(jiǎn)化矩陣和模型1

圖4　開(kāi)關(guān)矩陣和繞線(xiàn)資源的簡(jiǎn)化模型2

圖5　延時(shí)隨溫度變化示意圖

圖4為設(shè)計(jì)方案2的基本模型，與設(shè)計(jì)方案1相比，面積縮小了近一半，選擇40 nm UMC工藝進(jìn)行仿真，電源電壓為1.1 V，模型中選擇器開(kāi)關(guān)①的開(kāi)關(guān)電壓為1.1 V，保持方案設(shè)計(jì)2中的電路結(jié)構(gòu)和尺寸以及仿真環(huán)境與設(shè)計(jì)方案1完全相同，對(duì)圖4的模型進(jìn)行仿真，仿真AB間的延時(shí)為1.88 ns，功耗為32.27 nA，延時(shí)明顯增大，因此需要進(jìn)行優(yōu)化。

對(duì)圖4中①的開(kāi)關(guān)控制電壓進(jìn)行調(diào)節(jié)，對(duì)不同開(kāi)關(guān)電壓下的延時(shí)進(jìn)行仿真，仿真結(jié)果如圖6所示，速度隨著開(kāi)關(guān)電壓的增大有了顯著的提高，在1.28 V具有很好的速度和溫漂穩(wěn)定性，因此可以通過(guò)采用特殊的工藝，使用高壓MOS開(kāi)關(guān)管，升高開(kāi)關(guān)電壓進(jìn)行提速，然而針對(duì)普通工藝中的普通管子，工作額度電壓允許浮動(dòng)范圍為5%，因此此處設(shè)計(jì)開(kāi)關(guān)控制電壓提升5%。

圖6　延時(shí)隨開(kāi)關(guān)管控制電壓關(guān)系示意圖

由于普通NMOS傳輸管傳輸高電平、閾值損失較大、電平回復(fù)時(shí)嚴(yán)重影響傳播速度，因此針對(duì)不同閾值管——包括普通RVT管、低閾值LVT管和超低閾值ULVT管的速度進(jìn)行仿真，仿真結(jié)果如圖7所示，相對(duì)于RVT管，超低閾值ULVT管的速度和溫漂性能都得到了明顯改善，在-55℃時(shí)，RVT、LVT和ULVT的延時(shí)分別是750 ps、400 ps和300 ps，因此此處設(shè)計(jì)采用超低閾值管作為開(kāi)關(guān)傳輸管。

對(duì)開(kāi)關(guān)控制管進(jìn)行微調(diào)，對(duì)不同溝長(zhǎng)和溝寬的開(kāi)關(guān)管進(jìn)行仿真，如圖8所示，速度隨著寬長(zhǎng)比的增加而增加，因此可以根據(jù)版圖余量選擇適宜的寬長(zhǎng)比。

對(duì)電平恢復(fù)電路進(jìn)行優(yōu)化，對(duì)圖4中②的下拉管采用高速超低閾值管，并對(duì)功耗、速度、面積進(jìn)行折衷考慮，最后得到如圖9所示的性能，AB間延時(shí)為150 ps，功耗為31.01 nA，與方案設(shè)計(jì)1和優(yōu)化前相比，功耗、面積和速度都得到了明顯改善。

圖7　延時(shí)隨不同閾值開(kāi)關(guān)管關(guān)系示意圖

圖8　延時(shí)隨開(kāi)關(guān)管W和L關(guān)系示意圖

圖9　優(yōu)化后延時(shí)隨溫度示意圖

在開(kāi)關(guān)矩陣的設(shè)計(jì)優(yōu)化過(guò)程中，繞線(xiàn)資源的設(shè)計(jì)也需重點(diǎn)分析，需要根據(jù)不同工藝下金屬層的不同方塊阻值進(jìn)行布線(xiàn)。如五倍信號(hào)線(xiàn)較長(zhǎng)，可以采用上層較厚的金屬層進(jìn)行布線(xiàn)，而短線(xiàn)可以采用下層金屬進(jìn)行布線(xiàn)，時(shí)鐘線(xiàn)和長(zhǎng)線(xiàn)更需采用RC更小的金屬層進(jìn)行走線(xiàn)等。

4　結(jié)束語(yǔ)

本文介紹了開(kāi)關(guān)矩陣的架構(gòu)，提出了開(kāi)關(guān)矩陣的基本模型，對(duì)其進(jìn)行仿真、分析和優(yōu)化，結(jié)果表明優(yōu)化后的模型具有很好的性能。

[1]Long Zuli,Wang Ziyun.FPGA testing technology and ATE to achieve[J].Computer Engineering and Applications, 2011,47(6):65-67.

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[3]Binlin Guo,Jiarong Tong.An ELUT-Based Programmable Logic Cel[J].Chinese Journal of Computers,2003,10: 26-10.

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Studies of FPGA Switch Matrix

HU Kai,XIE Da,LIU Tong,ZHANG Yanfei,SHAN Yueer
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China）

Switch matrix is one of the most important structure in FPGA devices.In the paper,the switch matrix of FPGA is analyzed in details.The placement and routing is at first introduced for switch matrix modeling.During the simulation,analysis and optimization of the model performed,the relationship between the velocity and parameters is discussed.The results show that the switch matrix is of better performance after optimization.

FPGA;switch matrix;rout;delay

TN402

A

1681-1070（2016）11-0023-04

2016-5-16

胡凱（1984—），男，江蘇常州人，東南大學(xué)電子科學(xué)與技術(shù)專(zhuān)業(yè)本科畢業(yè)，工程師，現(xiàn)從事集成電路設(shè)計(jì)工作，在FPGA領(lǐng)域有豐富的經(jīng)驗(yàn)。