基于FPGA的E1接入SDH設(shè)計(jì)

張小輝，鄧 波，黃玉剛

（中國(guó)電子科技集團(tuán)公司 第三十四研究所，廣西 桂林541004）

基于FPGA的E1接入SDH設(shè)計(jì)

張小輝，鄧 波，黃玉剛

（中國(guó)電子科技集團(tuán)公司 第三十四研究所，廣西 桂林541004）

為簡(jiǎn)化常用的E1接入SD H系統(tǒng)，提出并驗(yàn)證了一種基于FPG A技術(shù)來實(shí)現(xiàn)E1業(yè)務(wù)直接接入SD H體制的設(shè)計(jì)方法，其核心是利用FPG A實(shí)現(xiàn)TU PP、E1映射及復(fù)用等功能。由于主要功能都在FPG A內(nèi)部實(shí)現(xiàn)，且模塊可重構(gòu)，因此該設(shè)計(jì)硬件架構(gòu)簡(jiǎn)單、集成度高，只需要少量電路就可以實(shí)現(xiàn)不同E1接口數(shù)量到SD H的接入。

FPG A；SD H；映射；TU PP；指針

0　引言

SDH是當(dāng)前光纖通信網(wǎng)絡(luò)主要的傳輸體制，SDH設(shè)備被大量應(yīng)用于傳輸網(wǎng)絡(luò)中[1]。目前SDH設(shè)備基本都支持E1接口，而且國(guó)內(nèi)外支持此功能的SDH芯片都趨于成熟，包括各種單業(yè)務(wù)處理芯片、多業(yè)務(wù)處理芯片及單芯片解決方案芯片等。要實(shí)現(xiàn)E1接入SDH，可選擇幾種芯片配套使用，也可使用單芯片解決方案。但是，上述芯片存在接口數(shù)量固定、冗余功能較多和配置頗為復(fù)雜等缺點(diǎn)，往往會(huì)出現(xiàn)如果要增加個(gè)別業(yè)務(wù)數(shù)量接口就必須要增加一系列芯片的情況。為了解決這些問題，本文利用FPGA實(shí)現(xiàn)多種芯片功能，從而簡(jiǎn)化系統(tǒng)。

1　硬件系統(tǒng)設(shè)計(jì)

由于SDH設(shè)備中一般會(huì)支持E1、ETH等業(yè)務(wù)接入,因此硬件上SDH標(biāo)準(zhǔn)TBI總線會(huì)接入FPGA，以方便不同業(yè)務(wù)上光傳輸。另外一方面，現(xiàn)有SDH設(shè)備一般都支持VC12級(jí)別交叉功能，因此必須引入TUPP。常見的E1業(yè)務(wù)接入SDH的硬件方案如圖1所示。

圖1　常見的E1接入SDH方案硬件結(jié)構(gòu)圖

本文設(shè)計(jì)的硬件結(jié)構(gòu)如圖 2所示，可以看出本設(shè)計(jì)去除了TUPP、E1映射和E1接口芯片，改為在FPGA內(nèi)部實(shí)現(xiàn)，從而大大簡(jiǎn)化了硬件結(jié)構(gòu)。

圖2　本設(shè)計(jì)的硬件結(jié)構(gòu)圖

圖2中FPGA主要完成SDH標(biāo)準(zhǔn)TBI總線、凈負(fù)荷提取和插入、開銷提取和插入、高階低階指針解析和插入、E1映射/解映射、HDB3編碼/解碼、訪問總線、告警及狀態(tài)指示等功能模塊的實(shí)現(xiàn)。SDH成幀/解幀芯片完成標(biāo)準(zhǔn)TBI總線的成幀/解幀，光模塊完成光/電轉(zhuǎn)換，時(shí)鐘芯片為整個(gè)系統(tǒng)提供時(shí)鐘，CPU負(fù)責(zé)完成對(duì)所有芯片的配置工作。

2　FPGA設(shè)計(jì)

2.1FPGA功能模塊架構(gòu)設(shè)計(jì)

FPGA內(nèi)部模塊之間的連接關(guān)系以及FPGA內(nèi)部模塊與外部芯片的連接關(guān)系如圖3所示。

圖3　FPGA內(nèi)部架構(gòu)圖

在FPGA內(nèi)部模塊架構(gòu)中，標(biāo)準(zhǔn)TBI總線功能模塊分為上行和下行總線處理模塊，主要完成時(shí)序、數(shù)據(jù)及幀頭等總線相關(guān)處理。TUPP模塊主要完成以下工作：從AU4中提取段開銷；提取并緩存VC4凈負(fù)荷；提取通道開銷；解析VC4/VC12指針調(diào)整；提取并緩存C12凈負(fù)荷；生成TU12指針；總線數(shù)據(jù)合成。E1解復(fù)用/解映射模塊主要完成將從TBI總線中提取多路E1信號(hào)、凈負(fù)荷提取等。相應(yīng)地，E1復(fù)用/映射模塊則完成逆向處理。交叉模塊主要完成63路E1信號(hào)的空分交叉連接，方便用戶將不同通道的E1信號(hào)關(guān)聯(lián)到指定的VC12中。HDB3編碼模塊完成E1的NRZ碼到HDB3碼的轉(zhuǎn)換。相應(yīng)地，HDB3解碼模塊則完成逆向工作。CPU配置接口模塊主要完成對(duì)FPGA內(nèi)部模塊進(jìn)行配置、狀態(tài)查詢等。

上述模塊中最重要的模塊為TUPP模塊、E1復(fù)用和映射模塊、E1解復(fù)用和解映射模塊。其中后兩者是互逆的過程。因此，本設(shè)計(jì)重點(diǎn)介紹TUPP模塊、E1復(fù)用和映射模塊。

2.2TUPP模塊設(shè)計(jì)

TUPP模塊是下行總線方向E1解復(fù)用解映射的前提和保證，其本質(zhì)是將AU4的指針調(diào)整改為TU12的指針調(diào)整[4]。下行TBI總線通過TUPP模塊，此總線AU4的指針值就固定下來，一般默認(rèn)為522。此時(shí)，可以到總線中固定的位置取出某個(gè)通道的VC12，從而進(jìn)一步進(jìn)行VC12顆粒的交叉，故TUPP是現(xiàn)有SDH設(shè)備中非常重要的一個(gè)環(huán)節(jié)。本設(shè)計(jì)中TUPP內(nèi)部的結(jié)構(gòu)及處理流程如圖 4所示，AU4指針和TU12指針采用同樣的處理機(jī)制，因此這兩個(gè)模塊可以復(fù)用。在指針的調(diào)整過程中，應(yīng)當(dāng)遵循SDH標(biāo)準(zhǔn)的要求[2,3]。首先，要確定指針調(diào)整的間隔及有效性，通過大數(shù)原則判定指針的正/負(fù)調(diào)整，然后確定當(dāng)前幀的指針值，從而提取凈荷[4]。本文的指針調(diào)整采用狀態(tài)機(jī)設(shè)計(jì)。在輸出TBI總線時(shí)，AU4的指針值固定為522，TU12的指針值通過C12數(shù)據(jù)緩存模塊的可讀數(shù)據(jù)量來決定，即如果當(dāng)前可讀數(shù)據(jù)過多，則需要正調(diào)整；否則，需要負(fù)調(diào)整。本文根據(jù)指針調(diào)整的情況，生成指針的值、NDF等相應(yīng)的標(biāo)志位、V1V2V3V4等開銷的值。

圖4　TUPP模塊內(nèi)部架構(gòu)圖

2.3E1復(fù)用和映射模塊設(shè)計(jì)

E1的復(fù)用和映射就是將63個(gè)C12根據(jù)SDH標(biāo)準(zhǔn)的要求，復(fù)用和映射到一個(gè)標(biāo)準(zhǔn)的STM-1，即TBI 19.44M總線。由于63個(gè)C12分別裝載的2.048M比特流，且存在頻偏，因此需要對(duì)該63個(gè)2.048M比特流進(jìn)行指針調(diào)整，從而裝載到STM-1中。TU12指針的初始值設(shè)定為105，但是在運(yùn)行過程中，本設(shè)計(jì)會(huì)根據(jù)圖5中數(shù)據(jù)緩存內(nèi)部的可讀數(shù)據(jù)量來決定TU12指針是否需要正/負(fù)調(diào)整，由此確定當(dāng)前TU12指針的值。如果調(diào)整的次數(shù)過于頻繁，就會(huì)導(dǎo)致輸出抖動(dòng)過大。因此，本設(shè)計(jì)根據(jù)緩存的可讀數(shù)據(jù)量劃分了幾個(gè)調(diào)整區(qū)間，在滿足SDH標(biāo)準(zhǔn)要求的前提下根據(jù)不同的調(diào)整區(qū)間計(jì)劃好指針調(diào)整的時(shí)機(jī)，從而降低輸出抖動(dòng)。

圖5　E1映射及復(fù)用模塊內(nèi)部架構(gòu)

3　設(shè)計(jì)實(shí)現(xiàn)

本設(shè)計(jì)采用XILINX的XC6SLX100-FGG676實(shí)現(xiàn)，已通過板級(jí)驗(yàn)證，其FPGA內(nèi)部主要模塊占用資源如表1所示。

表1　主要模塊占用資源情況

在代碼的編寫過程中，本設(shè)計(jì)根據(jù)XILINX的SPARTAN6系列FPGA的特點(diǎn)，比如支持6輸入LUT、DSP48和BlockRAM資源較豐富的特點(diǎn)進(jìn)行編程，使得程序有利于編譯軟件進(jìn)行實(shí)現(xiàn)。另外一方面，在設(shè)計(jì)過程中我們很注重提高模塊的通用性，比如C12通道設(shè)計(jì)，提高代碼的重用性和可移植性。通過采取上述措施，F(xiàn)PGA在布局布線后，其時(shí)序、資源、可重用性都能較好地滿足要求。

本設(shè)計(jì)與常用設(shè)計(jì)相比，創(chuàng)新之處在于提高了整個(gè)系統(tǒng)的功能集成度，因此其經(jīng)濟(jì)性方面有一定優(yōu)勢(shì)，如表2所示。

表2　經(jīng)濟(jì)性比較

從表2可以看出，本設(shè)計(jì)由于減少了專用芯片的數(shù)量（特別是在E1接入數(shù)量較多時(shí)），因此可以大大減少PCB的面積及復(fù)雜度。另外，由于采用了FPGA設(shè)計(jì)，本設(shè)計(jì)可以很方便地移植或嵌入到其它類似設(shè)計(jì)中，從而縮短產(chǎn)品的開發(fā)周期。

4　結(jié)束語(yǔ)

本文針對(duì)常用的E1接入SDH方案的弊端，設(shè)計(jì)了一種基于FPGA的E1接入SDH新方案，并闡述了FPGA內(nèi)部主要模塊的內(nèi)部架構(gòu)及邏輯關(guān)系。另外，還對(duì)諸如指針調(diào)整等重要事項(xiàng)進(jìn)行了著重?cái)⑹?。由于采用了FPGA進(jìn)行設(shè)計(jì)，使得其可編程特性可以很好地滿足不同用戶的需求，配置更為靈活，從而提高產(chǎn)品的競(jìng)爭(zhēng)力。

[1]鄧忠禮.光同步傳送網(wǎng)和波分復(fù)用系統(tǒng)SDH&WDM[M].北京：清華大學(xué)出版社,2003.

[2]韋樂平.光同步數(shù)字傳輸網(wǎng)[M].北京：人民郵電出版社,1996.

[3]中國(guó)郵電電信總局.SDH傳輸設(shè)備維護(hù)手冊(cè)[M].北京：人民郵電出版社,1999.

[4]ITU-T Recommendation G.707.Network node interface for the synchronous digital hierarchy(SDH)[S].1996.

Design of SDH service phone based on FPGA technology

ZHANG Xiao-hui,DENG Bo,HUANG Yu-gang
(The 34th Research Institute of CETC,Guilin Guangxi 541004,China)

A method to simplify the E1 interface to SDH system using the ordinary way has been given and verified,which is based on FPGA technology.The difference is that this method uses FPGA to implement TUPP,E1 mapper,multiplexer and other functions.Because most functions are implemented inside FPGA, the hardware system is simple and highly integrated.So that just needs few necessary circuits,the method can satisfy different requirements of E1 interface amount because of reusable design conception.

field programmable gate array(FPGA),synchronous digital hierarchy(SDH),mapper,tributary unit payload processor(TUPP),pointer

TN914.332

A

1002-5561（2016）05-0036-03

10.13921/j.cnki.issn1002-5561.2016.05.011

2016-01-25。

張小輝（1983-），男，碩士，工程師，主要方向?yàn)楣馔ㄐ砰_發(fā)工作。