CMOS集成電路ESD保護技術研究

董培培，張海濤

（1．中國電子科技集團公司第四十七研究所，沈陽110032；2．中國人民解放軍95979部隊，遼寧，沈陽110045）

CMOS集成電路ESD保護技術研究

董培培1，張海濤2

（1．中國電子科技集團公司第四十七研究所，沈陽110032；2．中國人民解放軍95979部隊，遼寧，沈陽110045）

介紹了ESD保護原理、測試方法及典型的ESD保護電路，針對2000V的HBM模型ESD保護指標要求，采用CSMC 0．5μm 25V（VGS）／25V（VDS）DPTM工藝模型和GGMOS器件進行了全芯片的ESD保護電路設計，并對ESD保護管的輸出驅(qū)動級做了探索，在保證輸出級ESD保護能力的同時，提高了輸出端口的帶負載能力。鑒于ESD保護結(jié)構(gòu)工藝移植性較差，保護性能與工藝密切相關的特點，結(jié)合具體版圖設計實踐，總結(jié)了ESD保護結(jié)構(gòu)版圖設計的通用原則。這些原則旨在提高ESD保護結(jié)構(gòu)的抗靜電能力或提高ESD保護器件的工作可靠性，與具體的實現(xiàn)工藝無關。流片后的ESD實驗表明，設計的ESD保護結(jié)構(gòu)可以承受2000V HBM ESD攻擊。

ESD保護；GGMOS器件；電路設計；版圖設計；通用原則；工作可靠性

1　引　言

隨著電路設計和制造工藝水平的發(fā)展，CMOS集成電路工藝尺寸不斷縮小，單芯片集成度不斷變大，且電路結(jié)構(gòu)越來越復雜，極大提高了集成電路的性價比。與此同時，柵氧化層厚度不斷減小、LDD與Salicide等先進工藝的應用、高分子材料的廣泛應用等等，也加劇了集成電路ESD保護的嚴峻形勢。

ESD保護的基本原理是為ESD放電提供快速的泄放路徑，泄放路徑不但要能均勻吸收ESD電流，避免局部過熱，還要能鉗位工作電路的電壓，避免工作電路因電壓過載而受損。ESD保護電路的移植性比較差，即在不同工藝條件下，相同電路結(jié)構(gòu)實現(xiàn)的保護能力也會有顯著不同，所以ESD保護是一個與電路結(jié)構(gòu)及加工工藝均密切相關的技術難題。

舊學院入口處的建筑頂部，有一個巨大的穹頂，穹頂部分是1887年修建的，與原有的院落型建筑完美地結(jié)合在一起，可謂畫龍點睛的一筆。穹頂上還有一座鍍金雕像，名為“青春”，是蘇格蘭雕塑家約翰·哈奇森的作品。

2　常用ESD保護電路

在元件制造、使用到維修的整個電子產(chǎn)品生命周期內(nèi)，任何一個環(huán)節(jié)都可能產(chǎn)生ESD事件。ESD引起芯片失效的原因主要有三個［1］：局部過熱、電流密度過高或者電場過強，以上三個原因可同時發(fā)生作用。

2．1ESD模型與測試

對于集成電路而言，ESD保護電路的有效性取決于保護電路的結(jié)構(gòu)及具體的ESD模型。根據(jù)ESD產(chǎn)生的原因及放電方式的不同，ESD模型通常分為四種：人體模型（HBM，Human－Body Model）、機器模型（MM，Machine Model）、器件充電模型（CDM，Charged－Device Model）和電場感應模型（FIM，F(xiàn)ield－Induced Model）。四種ESD模型中，最為通行的是HBM模型，一般的商用芯片，都要求通過2kV人體模型的ESD保護檢測［2］。

在實際應用中，芯片任意一個引腳都可能發(fā)生ESD事件，在進行ESD測試時，任意兩個引腳之間都應該進行放電測試，每次放電檢測都要包含正負兩種極性［3］，故ESD放電情況大致可以分為四種：①所有I／O引腳對地引腳正極性放電（PS）或負極性放電（NS）；②所有I／O引腳對電源引腳正極性放電（PD）或負極性放電（ND）；③所有I／O引腳（一次一根）對其它所有I／O引腳正或負極性放電；④電源引腳到地引腳的正或負極性放電。

圖4（c）為電源地ESD保護結(jié)構(gòu)，在基本GGNMOS保護管結(jié)構(gòu)的基礎上，增加一個GDPMOS保護管，提高了電源地端口的ESD保護能力。

主要研究人體模型（HBM）的ESD保護方法，依據(jù)ESD保護原理及測試方法可知，ESD保護電路設計就是要建立對應四種ESD放電情況的ESD電流低阻泄放通路。ESD事件是一個高壓、大電流的快速事件，用于ESD保護的器件必須能夠快速吸收泄放ESD大電流，常用的ESD保護器件包括電阻、二極管、三極管、MOS管以及SCR（Silicon Controlled Rectifier）結(jié)構(gòu)［1，4］。

芯片的ESD保護不是某個芯片引腳的問題，需要從芯片全局結(jié)構(gòu)來整體考慮。全芯片ESD保護通常包括：輸入級保護電路、輸出級保護電路、電源地保護電路［3］。

典型的輸入級ESD保護電路如下圖1所示。

圖1　三種典型的輸入級ESD保護電路

圖1（a）使用二極管提供了PD、NS模式下ESD電流泄放通路，但對于ND、PS模式，二極管處于反偏狀態(tài)，反偏箝位電壓過高，電流泄放能力較弱。圖1（b）使用GGMOS器件（包含GGNMOS和GDPMOS，GGNMOS為柵接地的NMOS器件，GDPMOS為柵接電源的PMOS器件），相對于二極管器件，它利用寄生三極管的回掃特性，提高了ND、PS模式下的ESD電流泄放能力，并有較低的箝位電平。當ESD電流很大時，GGMOS的襯底、金屬線電阻都不能忽略，不能很好箝位住輸入接收端電壓（CORE側(cè)），這就產(chǎn)生了圖1（c）所示的主次兩級ESD保護結(jié)構(gòu)，主級結(jié)構(gòu)（P1、N1）為ESD電流提供主要泄放路徑；次級結(jié)構(gòu)為緊靠接收輸入端的一對小尺寸GGMOS管，用于大ESD電流時對輸入接收端的柵電壓進行箝位，電阻Rs通常取200～400Ω。

典型的輸出級ESD保護電路如下圖2所示。

圖2　兩種典型的輸出級ESD保護電路

圖2（a）與圖1（a）的ESD保護原理、工作特點相同；圖2（b）與圖1（b）的ESD保護原理、工作特點相同。此外，在一些加工工藝中，圖2（b）的保護管P3、N3可以合并成芯片的輸出Buffer結(jié)構(gòu)。典型的電源地ESD保護電路如圖3所示。

3．2ESD保護版圖設計

圖3　三種典型的電源地ESD保護電路

圖3（a）使用二極管做為電源地ESD保護器件，當電源受到負極性ESD攻擊時，二極管正向?qū)?，提供電流泄放通路，并進行電壓箝位；當電源受到正極性ESD攻擊時，二極管反向擊穿，將電源電壓箝位在一定電平，由于二極管反向擊穿電壓較高，且產(chǎn)生熱量較大，極易損壞二極管保護器件。圖3（b）采用一個GGNMOS器件做為電源地的ESD保護器件，利用寄生NPN三極管的回掃特性，提高了ESD電流的泄放能力，降低了箝位電平，只是在版圖上占用面積較大。圖3（c）是基于RC的ESD檢測電路［5－6］，利用電容感應ESD，開啟NMOS管對ESD電流進行泄放。

3　ESD保護結(jié)構(gòu)設計

研制的芯片有2000V HBM模型的ESD保護指標，選用CSMC 0．5μm 25V（VGS）／25V（VDS）DPTM工藝進行設計流片。

少數(shù)民族基礎數(shù)學教育和普通數(shù)學教育有區(qū)別。少數(shù)民族學生在思維與語言上具有獨特性，教師在備課時就要考慮到這些因素，在運用資源時要有創(chuàng)新性和針對性?！盎ヂ?lián)網(wǎng)+教育”只是一種輔助，教師才是課堂教學的主要引導者。

ESD保護管的溝寬很大，通常畫成叉指結(jié)構(gòu)。繪制叉指結(jié)構(gòu)保護管需要注意：①源、漏端接觸孔、通孔的間距及數(shù)量要相等，保證源端和漏端結(jié)中電流的均勻性；②在面積允許且滿足芯片速度指標的前提下，適當加大保護管溝寬。

如果大學生創(chuàng)業(yè)者擁有一項或多項受保護的專利技術，風險投資家對其重視程度就會更高。領先或受保護的技術可以使初創(chuàng)企業(yè)跨入壁壘較高的行業(yè)優(yōu)勢區(qū)域，利用自身優(yōu)勢創(chuàng)造長期超額利潤。Dormi實現(xiàn)了銷售方面的整合，但缺乏相應的技術優(yōu)勢，因此難以跨入壟斷競爭市場。從經(jīng)濟角度分析，如果未來Dormi不能在設計或材料方面有突破性創(chuàng)新，容易被市場淘汰。

圖4　ESD保護電路

圖4（a）為輸入級ESD保護電路，采用主次兩級ESD保護結(jié)構(gòu)，PM74、NM82構(gòu)成的主級結(jié)構(gòu)提供輸入端口對電源、地的主要ESD放電路徑。當ESD電流很大時，PM75、NM83構(gòu)成的次級保護結(jié)構(gòu)能更好實現(xiàn)輸入接收端的電壓箝位。

（1）叉指結(jié)構(gòu)

圖4（b）輸出級采用GGMOS保護管結(jié)構(gòu)，GGMOS管的一部分“指頭”用作輸出驅(qū)動級，在保留GGMOS管ESD保護能力的同時，提高了芯片輸出端口的帶負載能力，這是輸出級ESD保護結(jié)構(gòu)的一個特色。

2．2典型ESD保護電路

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(1)盡量避免設備空載運行，當部分設備發(fā)生故障或檢修時，預計在短時間內(nèi)不能恢復運行，必須關閉其他設備，既減少設備磨損，又節(jié)約電能損耗。同時，合理組織選煤生產(chǎn)，縮短設備停機時間，杜絕開空機運行。從制度管理上規(guī)定超過20 min鐘的設備故障檢修，必須停止其他空載設備，并在監(jiān)控上進行量化監(jiān)督，落實考核。

ESD保護結(jié)構(gòu)的版圖設計，必須按照所選工藝的ESD保護版圖設計規(guī)則進行，總結(jié)ESD保護版圖設計實踐，有以下幾個通用原則：

本研究施加零價鐵導致土壤pH上升，這可能是由于零價鐵氧化過程產(chǎn)生 OH-導致的（Fe0+O2+2H2O→2Fe2++4OH-），該過程有利于鎘的吸附固定；氧化過程產(chǎn)生的Fe2+進一步通過微生物作用形成無定形鐵（Qiao et al.，2018），有利于砷和鎘吸附固定。

采用GGMOS管進行ESD保護電路設計，設計的全芯片ESD保護結(jié)構(gòu)如圖4所示。

3．1ESD保護電路設計

（2）保護管溝長選取

若工藝相同，柵長增大，GGNMOS保護管的抗靜電能力降低；柵長過小又容易造成GGNMOS保護管的非均勻觸發(fā)以及熱載流子可靠性等問題［7－8］。故ESD保護管采用保護管設計規(guī)則推薦的最小柵長。

（3）對稱設計

當前，如果將大型體育賽事在電視轉(zhuǎn)播權(quán)方面的問題理解為賽事運作管理問題，倒不如在深層角度上將其理解為賽事運作管理的環(huán)境問題。在這個方面，運作大型體育賽事時要注意積極爭取政府的大力支持，盡可能實現(xiàn)電視轉(zhuǎn)播權(quán)的自主銷售；在人員接待、資源供給方面為廣播電視臺提供更優(yōu)質(zhì)的服務，與廣播電視臺建立良好的合作關系；與廣播電視臺加強談判，實現(xiàn)大型體育賽事轉(zhuǎn)播銷售模式的多元化；不斷開發(fā)、利用、包裝以資源置換得到的廣告時段或其他節(jié)目資源，從而使資源產(chǎn)生的效益最大化；對具有完全自主銷售權(quán)或轉(zhuǎn)播權(quán)的大型體育賽事，應積極開拓海外電視轉(zhuǎn)播市場，由此實現(xiàn)大型體育賽事電視轉(zhuǎn)播權(quán)在我國以外的國際市場銷售。

采用多個同類型的保護管（如圖4中PM51、PM78）對電源地端口進行ESD保護時，要將保護管做成單元，并保證各個保護管相對保護端口的連接對稱性，以實現(xiàn)ESD事件發(fā)生時各個保護管同時導通工作。

（4）柵源串接電阻

在中國翻譯史上，合作翻譯推動了佛教場域、基督教場域、西學場域在中國文化場域中的建構(gòu)。合作翻譯的譯者構(gòu)成變遷呈現(xiàn)一定的規(guī)律：早期以外來譯者為主體，隨后本土譯者規(guī)模逐漸擴大，最后開啟了獨譯歷程。這種變遷一定程度上折射了源語文化和譯語文化權(quán)力關系，反映了翻譯場域與相鄰場域及權(quán)力場域的互動關系。當譯語文化處于強勢地位時，譯語文化以自我為中心，對外來文化持漠視態(tài)度，翻譯場域處于邊緣地位，譯語文化知識分子對翻譯不感興趣。源語文化譯者往往是翻譯發(fā)起者，并可能在很長一段時間占據(jù)主導地位。

GGMOS保護管的柵、源間可以串聯(lián)一個1～2K的電阻，以保證芯片引腳受到ESD攻擊時，叉指結(jié)構(gòu)ESD保護管的所有“手指”均導通工作，即提高了ESD保護管工作的可靠性。

4　結(jié)束語

介紹了ESD保護的原理、測試方法及典型電路，結(jié)合CSMC 0．5μm 25V（VGS）／25V（VDS）DPTM工藝設計了具體的ESD保護電路，并總結(jié)了ESD保護器件版圖設計的通用原則。流片后的ESD實驗表明，設計的ESD保護電路可以承受2000V HBM ESD攻擊，對CMOS集成電路ESD保護設計具有一定的指導意義。

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Research on CMOS Integrated Circuit ESD Protection Technology

Dong Peipei1，Zhang Haitao2
（1．The 47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China；2．Unit 95979 of Chinese People's Liberation Army，Shenyang 110045，China）

The principles，measurement methods and typical circuits of ESD Protection are introduced in this paper．Using CSMC 0．5μm 25V（VGS）／25V（VDS）DPTM Process and GGMOS devices，the ESD protection circuits of the whole chip are designed to achieve 2000V HBM ESD protection ability，and output driver designed with ESD protection FETs is explored to raise the driving ability of output pin while keeping the ESD protection ability．Because technology portability of ESD protection circuits is bad and ESD protection ability is highly related with technology，combined with layout design practice，the general principles of ESD layout design are presented．The principles，regardless of technology，aim at raising the protection ability or reliability of ESD protection structure．The ESD experiment of the fabricated chip shows that the designed ESD protection structure can endure 2000V HBM ESD attack．

ESD protection；GGMOS device；Circuit design；Layout design；General principle；Work reliability

10．3969／j．issn．1002－2279．2016．05．003

TN4

B

1002－2279（2016）05－0009－04

董培培（1984－），男，河南省新鄭市人，工程師，主研方向：CMOS集成電路設計。

2015－10－20